CN1252927C - 半导体集成电路 - Google Patents

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Abstract

一种半导体集成电路，将小振幅的差动信号输出到外部的线路驱动器中，在不增加运算放大器等差动放大器数量的情况下，使输出信号的振幅及补偿电位得以稳定。其包括：输出电路，包含多个晶体管，该晶体管被供给差动信号，进行开关动作；第1晶体管，接在第1电源电位和输出电路之间；第2晶体管，接在输出电路和第2电源电位之间；第3晶体管，与第1电源电位连接；第4晶体管，与第2晶体管一起构成电流镜像电路，使之流动与流向第2晶体管的电流成比例的电流；第1电阻和第2电阻，配置于流向第3晶体管和第4晶体管之间的电流路径上；差动放大器，对第1及第3晶体管的栅极电位进行控制，使第1电阻和第2电阻之间连接点上的电位接近指定电位。

Description

半导体集成电路
技术领域
本发明涉及一种半导体集成电路，特别涉及包含线路驱动器(line driver)的半导体集成电路，该线路驱动器用来将小振幅的差动信号输出到外部。
背景技术
近年来，在个人计算机的图形卡和显示部之间的信号传送等过程中，人们采用下述的方式。该方式使用小振幅的差动信号(low voltage differentialsignaling：LVDS)。这种方式与通过最大振荡来传送数字信号的方式相比较，该方式可以抑制EMI(electromagnetic interference：电磁干扰)。
图1中表示的是在LVDS方式中使用的现有线路驱动器的示例。该线路驱动器包含：N型沟道MOS晶体管QN11～QN14，用来向栅极输入差动信号In1及In2以实施开关动作；恒流源CS，用来从高电位侧的电源电位VDD向晶体管QN11及QN13供给恒定电流；N型沟道MOS晶体管QN15，连接在晶体管QN12及QN14的源极(节点102)和低电位侧的电源电位VSS之间；运算放大器OP11，用来控制晶体管QN15的栅极电压。
给运算放大器OP11的正相输入端供给基准电位VREF，向运算放大器OP11的反相输入反馈节点102的电位。由此，节点102的电位被控制，使之接近基准电位VREF。
各个输入信号In1、In2的电位在从低电位侧的电源电位VSS到高电位侧的电源电位VDD的范围内产生变化。与此相伴，晶体管QN11～QN14进行开关动作。例如，在输入信号In1是低电平且输入信号In2是高电平的情况下，晶体管QN11及QN14为断开状态，晶体管QN12及QN13为接通状态。据此，向接收方的终端电阻RT流动电流ID，在节点100和节点101之间产生输出电压ΔV＝ID×RT。
另外，若将节点100及节点101的电位分别设为V100及V101，则差动输出的补偿电位VOS以VOS＝(V100+V101)/2来表示。为了使该补偿电位VOS达到目标值，向运算放大器OP11的正相输入端输入所供给的基准电位VREF。
但是，在图1所示的线路驱动器中，若晶体管QN11～QN14频繁进行开关，则节点102的电位变动增大，补偿电位VOS容易变成不稳定。为了对其进行改进，虽然人们考虑到增大运算放大器OP11的开环增益，但是另一方面产生运算放大器OP11因电源杂音等而变得容易振动这样的问题。另外，为了使补偿电位VOS一定对输出电压ΔV产生影响，需要对恒流源CS和基准电位VREF的双方进行变更，因此产生它们的电路变得复杂。
图2中表示的是在LVDS方式中所使用的现有线路驱动器的其它示例。该线路驱动器包含：N型沟道MOS晶体管QN21～QN24，用来向栅极输入差动信号In1及In2以实行开关动作；N型沟道MOS晶体管QN26，连接在高电位侧的电源电位VDD和晶体管QN21及QN23的漏极(节点203)之间；运算放大器OP21，用来控制晶体管QN26的栅极电压；N型沟道MOS晶体管QN25，连接在晶体管QN22及QN24的源极(节点202)和低电位侧的电源电位VSS之间；运算放大器OP22，用来控制晶体管QN25的栅极电压。
给运算放大器OP21的正相输入端供给基准电位VREF1，向运算放大器OP21的反相输入端反馈节点203的电位。据此，节点203的电位被控制，使之接近基准电位VREF1。同样，给运算放大器OP22的正相输入端供给基准电位VREF2，向运算放大器OP22的反相输入端反馈节点202的电位。据此，节点202的电位被控制，使之接近基准电位VREF2。
各个输入信号In1、In2的电位在从低电位侧的电源电位VSS到高电位侧的电源电位VDD的范围内产生变化。与此相伴，晶体管QN21～QN24进行开关动作。例如，在输入信号In1是低电平且输入信号In2是高电平的情况下，晶体管QN21及QN24为断开状态，晶体管QN22及QN23为接通状态。据此，节点200为高输出电位VOH，节点201为低输出电位VOL，在节点200和节点201之间产生输出电压ΔV＝VOH-VOL。
在此，为了使输出电位VOH及VOL达到目标的值，而决定向运算放大器OP21及OP22的正相输入端分别供给基准电位VREF1及VREF2。差动输出的补偿电位VOS以VOS＝(VOH+VOL)/2来表示。
但是，在图2所示的线路驱动器中也是同样的情况。若晶体管QN21～QN24频繁进行开关，则节点203及202的电位变动增大，输出电位VOH及VOL容易变成不稳定。因而，图2所示的线路驱动器也带有与图1所示的线路驱动器相同的问题。另外，为了使补偿电位VOS一定对输出电压ΔV产生影响，而需要对基准电位VREF1及基准电位VREF2的双方进行变更，因此产生它们的电路变得复杂。
另一方面，在美国专利第6,111,431号中，阐述出图3所示的那种LVDS方式的线路驱动器。该线路驱动器由驱动电路32和复制电路31(被称为“mimicking circuit”)构成，该复制电路用来控制驱动电路32的动作。
驱动电路32包含：N型沟道MOS晶体管QN31～QN34，用来向栅极输入差动信号In1及In2以实行开关动作；P型沟道MOS晶体管QP31，连接在高电位侧的电源电位VDD和晶体管QN31及QN33的漏极(节点303)之间；运算放大器OP31，用来控制晶体管QP31的栅极电压；N型沟道MOS晶体管QN35，连接在晶体管QN32及QN34的源极(节点302)和低电位侧的电源电位VSS之间；运算放大器OP32，用来控制晶体管QN35的栅极电压。
为了向运算放大器OP31的正相输入端(节点304)和运算放大器OP32的正相输入端(节点305)供给指定电位而连接复制电路31。复制电路31包含：P型沟道MOS晶体管QP32和N型沟道MOS晶体管QN36～QN38，各自具有驱动电路32中所用晶体管QP31、QN31～QN35的1/n尺寸；2个电阻，各自具有接收方终端电阻RT的(n/2)倍电阻值。
晶体管QP32连接在高电位侧的电源电位VDD和晶体管QN36的漏极(节点304)之间。晶体管QP32中流动漏电流ID的1/n漏电流，该漏电流ID流向驱动电路32的晶体管QP31。晶体管QN36及QN37总是成为接通状态。晶体管QN38连接在晶体管QN37的源极(节点305)和低电位侧的电源电位VSS之间。
再者，复制电路31包含：电流镜像电路CMC，用来决定晶体管QP32的漏电流；运算放大器OP33，用来控制晶体管QN38的栅极电压。
给运算放大器OP33的正相输入端供给基准电位VREF，向运算放大器OP33的反相输入反馈节点306的电位。据此，节点306的电位被控制，使之接近基准电位VREF。
各个输入信号In1、In2的电位在从低电位侧的电源电位VSS到高电位侧的电源电位VDD的范围内产生变化。与此相伴，晶体管QN31～QN34进行开关动作。例如，在输入信号In1是低电平且输入信号In2是高电平的场合下，晶体管QN31及QN34为断开状态，晶体管QN32及QN33为接通状态。据此，向接收方的终端电阻RT流动电流ID，在节点300和节点301之间产生输出电压ΔV＝ID×RT。为了使输出电压ΔV达到目标值，而决定流过复制电路31的晶体管QP32的电流。
另外，若将节点300及节点301的电位分别设为V300及V301，则差动输出的补偿电位以VOS＝(V300+V301)/2来表示。补偿电位VOS与复制电路31中2个电阻的连接点(节点306)的电位同步。因此，为了使补偿电位VOS即节点306的电位达到目标值，而决定向运算放大器OP33的正相输入端所供给的基准电位VREF。
图3所示的线路驱动器是一种电路，用于将补偿电位VOS保持在一定使输出电压ΔV产生变化的范围。但是，它使用3个运算放大器，电路会变得复杂。另外，对于通过大电流的晶体管QP31及QN35进行控制的运算放大器OP31及OP32，存在电源杂音等容易引起触发器振动这样的问题。
发明内容
因此，鉴于上述的问题点，本发明的目的在于提供一种半导体集成电路，该半导体集成电路可以在将小振幅的差动信号输出到外部所用的线路驱动器中，在不增加运算放大器等差动放大器数量的情况下，使输出信号的振幅及补偿电位得以稳定。
为了解决上述的课题，本发明采用下述的技术方案：
一种半导体集成电路，其特征在于该电路包括：
输出电路，包含多数个晶体管，该晶体管被供给差动信号，进行开关动作；
第1晶体管，连接在第1电源电位和上述输出电路之间；
第2晶体管，连接在上述输出电路和第2电源电位之间；
第3晶体管，与第1电源电位连接；
第4晶体管，与上述第2晶体管一起构成电流镜像电路，使之流动与流向第2晶体管的电流成比例的电流；
第1电阻和第2电阻，配置于在上述第3晶体管和上述第4晶体管之间流动的电流的路径上；
差动放大器，用来对上述第1及第3晶体管的栅极电位进行控制，以使上述第1电阻和上述第2电阻之间连接点上的电位接近指定电位。
本发明所涉及的半导体集成电路在通过电流镜像电路控制输出电路的电流的同时，根据作为终端电阻的复制品所设置的第1电阻和第2电阻之间连接点上的电位，来控制输出电路的电压，因此可以在不增加运算放大器等差动放大器数量的情况下，使输出信号的振幅及补偿电位得以稳定。
本发明可以在个人计算机图形卡和显示部之间的信号传送等过程中加以利用。
附图说明
本发明的优点及特征，如果使用下面的详细说明和附图相联系进行研究，则会变得更加明确。在这些附图中，相同的号码指示相同的结构部件。
图1表示在LVDS方式中所使用的现有线路驱动器示例的电路图。
图2表示在LVDS方式中所使用的现有线路驱动器其它示例的电路图。
图3表示在LVDS方式中所使用的现有线路驱动器又一个其它示例的电路图。
图4表示本发明一个实施方式所涉及的半导体集成电路中含有的线路驱动器结构的电路图。
具体实施方式
图4是表示本发明一个实施方式所涉及的半导体集成电路中含有的线路驱动器结构的电路图。如图4所示，该线路驱动器由驱动电路42及复制电路41组成，该复制电路用来控制驱动电路42的动作。
驱动电路42包含：输出电路，由向栅极输入差动信号In1及In2以进行开关动作的N型沟道MOS晶体管QN41～QN44组成；N型沟道MOS晶体管QN46，连接在高电位侧的电源电位VDD和晶体管QN41及QN43的漏极(节点403)之间；N型沟道MOS晶体管QN45，连接在晶体管QN42及QN44的源极(节点402)和低电位侧的电源电位VSS之间。向晶体管QN45按照基准电位VREF2流动漏电流ID，以此决定输出电路的动作电流。
为了向作为源极输出器工作的晶体管QN46的栅极(节点404)供给适当的电位，而连接复制电路41。复制电路41包含：N型沟道MOS晶体管QN47～QN50，各自具有驱动电路42中所用晶体管QN41～QN46的1/n尺寸；2个电阻，各自具有接收方终端电阻RT的(n/2)倍电阻值。复制电路41的晶体管QN50和驱动电路42的晶体管QN45构成电流镜像电路，向晶体管QN50流动漏电流，该漏电流是晶体管QN45的漏电流ID的1/n。此处，n是正实数(比0更大的数)。
在复制电路41中，与2个电阻的两侧(节点406及408)分别连接的晶体管QN48及QN49，对应于输出电路的晶体管QN41～QN44，而晶体管QN41～QN44进行开关动作，与此相对晶体管QN48及QN49总是成为接通状态。晶体管QN47是电压源，连接在高电位侧的电源电位VDD和晶体管QN48的漏极之间。晶体管QN47的栅极电压由作为差动放大器一种的运算放大器OP41进行控制。晶体管QN50连接在晶体管QN49的源极和低电位侧的电源电位VSS之间。
给运算放大器OP41的正相输入端供给基准电位VREF1，向运算放大器OP41的反相输入反馈节点407的电位。据此，节点407的电位被控制，使之接近基准电位VREF1。向晶体管QN50按照基准电位VREF2流动漏电流，以此来决定复制电路41的动作电流。
各个输入信号In1、In2的电位在从低电位侧的电源电位VSS到高电位侧的电源电位VDD的范围内产生变化。与此相伴，输出电路的晶体管QN41～QN44实行开关动作。
例如，在输入信号In1是低电平且输入信号In2是高电平的情况下，晶体管QN41及QN44为断开状态，晶体管QN42及QN43为接通状态。据此，向接收方的终端电阻RT流动电流ID，在节点400和节点401之间产生输出电压ΔV＝ID×RT。此时，在复制电路41中，也向2个电阻流动电流ID/n，在节点406和节点408之间产生电位差ΔVR＝(ID/n)×(nRT/2+nRT/2)＝ID×RT。
另一方面，在输入信号In1是高电平且输入信号In2是低电平的情况下，晶体管QN41及QN44为接通状态，晶体管QN42及QN43为断开状态。据此，向接收方的终端电阻RT流动逆向的电流ID，在节点401和节点400之间产生输出电压ΔV＝ID×RT。此时，在复制电路41中，也向2个电阻流动电流ID/n，在节点406和节点408之间产生电位差ΔVR＝(ID/n)×(nRT/2+nRT/2)＝ID×RT。
另外，在驱动电路42中，若将节点400及节点401的电位分别设为V400及V401，则差动输出的补偿电位VOs以VOS＝(V400+V401)/2来表示。该值与复制电路31中2个电阻的连接点(节点407)的电位VOSR＝(V406+V408)/2＝V407同步。因而，为了使补偿电位VOS即节点407的电位达到目标的值，而决定向运算放大器OP41的正相输入端所供给的基准电位VREF1。
如同上面所说明的那样，在本实施方式中，因为在通过电流镜像电路控制输出电路的电流的同时，根据作为终端电阻的复制品而设置的2个电阻连接点上的电位来控制输出电路的电压，所以可以在不增加运算放大器数量的情况下，使输出信号的振幅及补偿电位得以稳定。特别是，在驱动电路中不存在运算放大器，因此电路结构简单，并且也没有发生振动的担心。另外，通过使1个基准电位产生变化，可以将补偿电位保持为一定，在这种状态下使输出信号的振幅产生变化。

Claims (10)

1.一种半导体集成电路，其特征在于该电路包括：
第1电路，其包括输出电路，该输出电路包含多数个晶体管，该晶体管被供给差动信号，进行开关动作；
第1晶体管，连接在第1电源电位和所述输出电路之间；
以及，包含有连接在所述输出电路和第2电源电位之间的第2晶体管；
第2电路，其包括含有串联连接的第1电阻和第2电阻的串联电路；
第3晶体管，连接在所述串联电路与第1电源电位之间；以及
第4晶体管，连接在所述串联电路和第2电源电位之间，所述第2和第4晶体管的栅极受到基准电位的控制，所述第4晶体管经所述串联电路流动与流向第2晶体管的电流成比例的电流；
差动放大器，用来对所述第1及第3晶体管的栅极电位进行控制，以使所述第1电阻和所述第2电阻之间连接点上的电位接近指定电位。
2.如权利要求1所述的半导体集成电路，其特征在于：
所述第1电源电位比所述第2电源电位高，所述第1至第4晶体管分别为N型沟道MOS晶体管。
3.如权利要求1所述的半导体集成电路，其特征在于：
所述输出电路，包含
第5晶体管及第6晶体管，串联连接在所述第1晶体管和所述第2晶体管之间，该第5晶体管的栅极被供给差动信号中含有的一个信号，该第6晶体管的栅极被供给差动信号中含有的另一个信号；
第7晶体管及第8晶体管，串联连接在所述第1晶体管和所述第2晶体管之间，该第7晶体管的栅极被供给差动信号中含有的另一个信号，该第8晶体管的栅极被供给差动信号中含有的一个信号。
4.如权利要求3所述的半导体集成电路，其特征在于：
所述第1电源电位比所述第2电源电位更高，所述第5至第8晶体管分别为N型沟道MOS晶体管。
5.如权利要求3所述的半导体集成电路，其特征在于：
在所述第5晶体管及所述第6晶体管的连接点和所述第7晶体管及所述第8晶体管的连接点之间，通过信号线连接终端电阻。
6.如权利要求1所述的半导体集成电路，其特征在于：
该电路进一步具备
第9晶体管，连接在所述第3晶体管和所述第1电阻之间；
第10晶体管，连接在所述第2电阻和所述第4晶体管之间。
7.如权利要求6所述的半导体集成电路，其特征在于：
流向所述第3、第4、第9及第10晶体管的电流与流向所述第1及第2晶体管的电流成比例。
8.如权利要求7所述的半导体集成电路，其特征在于：
所述第3、第4、第9及第10晶体管分别具有所述第1及第2晶体管各自尺寸的1/n尺寸；
流向所述第3、第4、第9及第10晶体管的电流是流向所述第1及第2晶体管的电流的1/n。
9.如权利要求8所述的半导体集成电路，其特征在于：
所述第1及第2电阻分别具有与所述输出电路相连接的终端电阻电阻值的n/2倍电阻值。
10.如权利要求1所述的半导体集成电路，其特征在于：
所述差动放大器，具有
正相输入端，被供给第2基准电位；
反相输入端，被供给所述第1电阻和所述第2电阻之间连接点上的电位；
输出端，用来向所述第1及第3晶体管的栅极供给输出电位。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103959727A (zh) * 2011-09-29 2014-07-30 高通股份有限公司 用于在差分电压模式驱动器中实现对称单端终接的装置

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3808026B2 (ja) * 2002-10-23 2006-08-09 株式会社ルネサステクノロジ 半導体装置
JP3792207B2 (ja) * 2003-03-25 2006-07-05 沖電気工業株式会社 電流駆動型差動ドライバ及び電流駆動型差動ドライバを用いたデータ送信方法
JP3948446B2 (ja) 2003-09-03 2007-07-25 セイコーエプソン株式会社 半導体装置
JP2005303830A (ja) * 2004-04-14 2005-10-27 Renesas Technology Corp 差動出力回路
US7342420B2 (en) * 2004-09-24 2008-03-11 Integrated Device Technology, Inc. Low power output driver
JP4509737B2 (ja) * 2004-10-28 2010-07-21 株式会社東芝 差動信号生成回路および差動信号送信回路
US20080246511A1 (en) * 2005-04-28 2008-10-09 Satoshi Miura Differential Drive Circuit and Electronic Apparatus Incorporating the Same
DE102005022338A1 (de) * 2005-05-13 2006-11-16 Texas Instruments Deutschland Gmbh Integrierte Treiberschaltungsstruktur
US7330056B1 (en) * 2005-12-06 2008-02-12 Exar Corporation Low power CMOS LVDS driver
JP4858959B2 (ja) 2006-06-06 2012-01-18 ルネサスエレクトロニクス株式会社 差動信号駆動回路及び差動信号駆動方法
US20080218292A1 (en) * 2007-03-08 2008-09-11 Dong-Uk Park Low voltage data transmitting circuit and associated methods
JP2009049671A (ja) * 2007-08-20 2009-03-05 Rohm Co Ltd 出力制限回路、ｄ級パワーアンプ、音響機器
JP5074914B2 (ja) * 2007-12-21 2012-11-14 川崎マイクロエレクトロニクス株式会社 出力ドライバ回路
JP5021501B2 (ja) * 2008-01-10 2012-09-12 川崎マイクロエレクトロニクス株式会社 出力ドライバ回路
US8222954B1 (en) * 2009-01-29 2012-07-17 Xilinx, Inc. Method and apparatus for a process, voltage, and temperature variation tolerant semiconductor device
US8058924B1 (en) * 2009-01-29 2011-11-15 Xilinx, Inc. Method and apparatus for a process, voltage, and temperature variation tolerant semiconductor device
KR101139633B1 (ko) * 2010-08-04 2012-05-15 성균관대학교산학협력단 임피던스 매칭 및 프리앰퍼시스를 위한 전압 조절기, 임피던스 매칭 및 프리앰퍼시스를 위한 전압 조절 방법, 이 전압 조절기를 포함하는 전압모드 드라이버 및 이 전압 조절 방법을 이용하는 전압모드 드라이버
CN101997539B (zh) * 2010-11-22 2012-08-22 北京时代民芯科技有限公司 一种可编程逻辑电路
KR101332072B1 (ko) * 2011-11-17 2014-01-22 서울시립대학교 산학협력단 전원장치에 사용되는 ic 회로
US8928365B2 (en) * 2012-10-23 2015-01-06 Qualcomm Incorporated Methods and devices for matching transmission line characteristics using stacked metal oxide semiconductor (MOS) transistors
CN104253609B (zh) * 2013-06-28 2017-11-28 比亚迪股份有限公司 一种低电压差分信号驱动电路
JP6274320B2 (ja) * 2014-09-04 2018-02-07 株式会社ソシオネクスト 送信回路及び半導体集積回路
JP2021153281A (ja) * 2020-03-25 2021-09-30 キオクシア株式会社 半導体集積回路及び受信装置
US11075636B1 (en) * 2020-03-26 2021-07-27 Nxp Usa, Inc. Differential output driver circuit and method of operation
CN115454190A (zh) * 2022-09-30 2022-12-09 湖北三江航天万峰科技发展有限公司 一种lvds驱动电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118438A (en) * 1997-03-18 2000-09-12 Ati Technologies, Inc. Low comment mode impedence differential driver and applications thereof
JP3334548B2 (ja) * 1997-03-21 2002-10-15 ヤマハ株式会社 定電流駆動回路
US6111431A (en) * 1998-05-14 2000-08-29 National Semiconductor Corporation LVDS driver for backplane applications
JP3171175B2 (ja) * 1998-12-08 2001-05-28 日本電気株式会社 差動トライステート発生方法及び差動トライステート回路
US6600346B1 (en) * 2002-07-30 2003-07-29 National Semiconductor Corporation Low voltage differential swing (LVDS) signal driver circuit with low PVT and load sensitivity

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103959727A (zh) * 2011-09-29 2014-07-30 高通股份有限公司 用于在差分电压模式驱动器中实现对称单端终接的装置
CN103959727B (zh) * 2011-09-29 2017-02-22 高通股份有限公司 用于在差分电压模式驱动器中实现对称单端终接的装置

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