JP3808026B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は出力ノードを駆動する半導体装置に関し、特に、バス終端機能を有する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置において、ピン端子に接続されるトランジスタは、このピン端子を介して装置外部と直接接続されるため、外部からのノイズの影響を受けやすい。ノイズの中でも、装置（トランジスタ）を破壊するレベルのものは、サージと呼ばれる。このサージによる半導体装置の破壊は、静電破壊（ＥＳＤ）と呼ばれ、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲート絶縁膜の破壊などが生じる。半導体装置の信頼性上、したがって、サージに対する必要な程度の耐圧が要求される。
【０００３】
外部信号を受ける入力ピンに対しては、通常、ダイオードまたはダイオード接続されたＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）または、ゲート絶縁膜が十分厚くされたフィールドトランジスタにより、入力保護回路が構成される。この入力保護回路により、サージを電源端子または接地端子へ流し、内部回路へサージが伝達されるのを防止する。
【０００４】
出力回路においては、出力トランジスタがサージ吸収用のトランジスタとして機能するため、特別に、保護回路を設ける必要がない。しかしながら、ＭＯＳトランジスタで構成されるＭＯＳ出力回路において、サージ電圧のために、出力トランジスタに大きな電流が流れ、また高いドレイン電界が発生して静電破壊が生じる可能性がある。このような静電破壊を防止するために、ドレイン電流を低減しかつドレイン電界を低減するために、出力トランジスタにおいては、そのドレイン領域の抵抗値（ドレイン拡散抵抗）を大きくする必要がある。通常、ドレイン抵抗を大きくするために、出力トランジスタのゲートと出力ノードに接続するためのドレインコンタクトの間の距離を十分に長くすることが要求される。すなわち、出力トランジスタのドレイン部の拡散領域の面積が大きくなり、出力トランジスタのサイズが大きくなる。
【０００５】
出力回路の面積増大を抑制して、静電破壊を防止する構成が、特許文献１（特開２００１−１２７１７３号公報）において、提案されている。この特許文献１においては、出力トランジスタにおいて、ドレイン拡散領域の不純物濃度をソース拡散領域のそれと異ならせて、ドレイン拡散抵抗値を大きくすることが行なわれている。
【０００６】
また、特許文献２（特開平１１−２１４６２１号公報）においては、出力トランジスタと出力パッドの間に、終端抵抗素子と、この終端抵抗素子に対する保護素子を設ける構成が示されている。この特許文献２においては、静電保護素子が．ＭＯＳトランジスタで構成され、そのドレイン領域の抵抗、すなわち、ドレイン拡散抵抗を大きくするために、ゲートとドレインコンタクトの間の距離が長くされている。このドレイン拡散領域の面積が大きいことを利用して、この静電保護素子のどレイン領域上部に終端抵抗素子を配置して、出力回路全体のレイアウト面積の増大を抑制している。この終端抵抗素子は、信号伝送時のリンギングなどの反射波などを防止するための電流制限用抵抗素子であり、出力パッドと出力トランジスタの出力ノード（ドレイン）との間に接続される。
【０００７】
特許文献３（特開平１０−６５７４４号公報）においては、出力端子と出力回路の間にインピーダンス切換え手段を配置し、このインピーダンス切換え手段を、送信時にはインピーダンスを低くし、また受信時にはインピーダンスを高くすることにより、伝送路の容量性負荷に起因する反射雑音を低減する構成が示されている。
【０００８】
【特許文献１】
特開２００１−１２７１７３号公報
【０００９】
【特許文献２】
特開平１１−２１４６２１号公報
【００１０】
【特許文献３】
特開平１０−６５７４４号公報
【００１１】
【発明が解決しようとする課題】
特許文献１に示す構成においては、出力トランジスタのソースおよびドレインの不純物濃度を変更する必要があり、製造工程数が増大する。このドレイン拡散抵抗は、ピン端子を介して外部バスに常時接続される。ドレイン拡散抵抗が、終端抵抗として機能する場合、信号出力時において、出力信号の駆動が、高いドレイン拡散抵抗を介して行なわれることになり、高速で信号を伝達することができなくなる。
【００１２】
また、特許文献２に示す構成においては、終端抵抗素子に対する保護回路が出力回路に対応して配置されている。この保護回路のＭＯＳトランジスタは、その上部に終端抵抗を配置することができる程度に、ドレインコンタクトとゲート電極との間の距離が十分に大きくされている。したがって、ドレイン領域と基板領域の間の境界の面積が大きく、この保護回路の大きなドレイン接合容量が出力ピン端子に接続され、出力ピン端子の寄生容量が大きくなり、高速で信号を転送することができなくなる。また、終端抵抗素子が、出力トランジスタのドレインと出力パッドとの間に接続されており、出力信号に対する電流制限素子として機能するため、高速で信号を出力することができない。また、この終端抵抗により電圧降下が生じるため、ＣＭＯＳレベルの信号を伝送することができない。
【００１３】
また、特許文献３に示す構成においては、出力ピン端子に対して、インピーダンスを送信時および受信時で切換えるインピーダンス切換回路が配置されている。しかしながら、この場合においても、サージに対する保護素子を設ける必要があり、終端抵抗を動作モードに応じて変更するための回路の占有面積が大きくなる。特に、この終端抵抗制御の回路部分を、ドレイン拡散抵抗を大きくするトランジスタで構成した場合、出力ピンの負荷が同様に増大し、高速で信号を転送することができなくなり、また出力回路の占有面積が増大する。この特許文献３においては、信号送受信時のリンギングを抑制することのみを考慮しており、主力回路の面積低減と伝送路の負荷を軽減する構成については考慮していない。
【００１４】
それゆえ、この発明の目的は、面積増大および信頼性の低下を生じさせることなく、高速で信号を正確に転送することのできる半導体装置を提供することである。
【００１５】
この発明の他の目的は、高速でＣＭＯＳレベルの信号を転送することのできる小占有面積で高信頼性の、終端回路を内蔵する出力回路を備える半導体回路装置を提供することである。
【００１６】
【課題を解決するための手段】
この発明の第１の観点に係る半導体装置は、パッドと、このパッドに接続され、内部信号に従ってパッドを駆動する第１の出力トランジスタと、このパッドに一端が接続される第１の抵抗素子と、第１の抵抗素子の他方端と第１の電源ノードとの間に接続され、動作モード指示信号に従って選択的に導通する第１の終端トランジスタと、このパッドと第１の抵抗素子の一端とを接続する第１の配線とを含む。この第１の終端トランジスタは、制御電極とドレインコンタクトとの間の距離が、第１の出力トランジスタの制御電極とドレインコンタクトの間の距離よりも短い。また、第１の出力トランジスタのドレインは、第１の配線においてパッドから第１の抵抗素子の一端に向かう間で第１の配線と接続される。
この発明の第２の観点に係る半導体装置は、パッドと、このパッドに接続され、内部信号に従ってパッドを駆動する第１の出力トランジスタと、第１の端部と第２の端部とを有する終端抵抗と、パッドと終端抵抗の第１の端部とを接続する配線と、終端抵抗の第２の端部と電源ノードとの間に接続され、終端動作活性化信号に従って導通する第１の終端トランジスタとを備える。第１の終端トランジスタの制御電極とドレインコンタクトの間の距離は、第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短くされる。また、第１の出力トランジスタのドレインは、配線においてパッドから終端抵抗の第１の端部に向かう間で配線と接続される。
この発明の第３の観点に係る半導体装置は、メモリ回路と、パッドと、このパッドに接続される第１のＰチャネル出力トランジスタと第１のＮチャネル出力トランジスタとを含み、メモリ回路から読出されたデータに従ってパッドを駆動する出力回路と、パッドに対して設けられ、終端抵抗とこの終端抵抗を介してパッドに接続され終端回路活性化信号に従って導通する終端スイッチングトランジスタとを含む終端回路と、パッドと終端回路の終端抵抗とを接続する第１の配線とを含む。終端スイッチングトランジスタは、第１のＰチャネル出力トランジスタのゲートとドレインコンタクトの間の距離よりもゲートとドレインコンタクトとの間の距離が短い第１のＰチャネルトランジスタと、第１のＮチャネル出力トランジスタのゲートとドレインコンタクトの間の距離よりもゲートとドレインコンタクトとの間の距離が短い第１のＮチャネルトランジスタとを含む。また、第１のＰチャネル出力トランジスタのドレインは、第１の配線においてパッドから終端回路に向かう間で第１の配線と接続される。
この発明の第４の観点に係る半導体装置は、パッドと、第１の電圧ノードとパッドとの間に接続され、内部信号に従ってパッドを駆動する第１のＰチャネル出力トランジスタと、第２の電圧ノードとパッドとの間に接続され、内部信号に従ってパッドを駆動する第１のＮチャネル出力トランジスタと、一端がパッドに接続される第１の終端抵抗素子と、第１の終端抵抗素子の他方端と第１の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が前記第１のＰチャネル出力トランジスタよりも短い第１のＰチャネルトランジスタと、一端がパッドに接続される第２の終端抵抗素子と、第２の終端抵抗素子の他方端と第２の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が第１のＮチャネル出力トランジスタのゲートとドレインコンタクトの間の距離よりも短い第１のＮチャネルトランジスタと、パッドと第１の終端抵抗素子の一端とを接続する第１の配線とを含む。第１のＰチャネル出力トランジスタのドレインは、第１の配線においてパッドから第１の終端抵抗素子の一端に向かう間で第１の配線と接続される。
この発明の第５の観点に係る半導体装置は、（ｉ）メモリ回路と、（ｉｉ）メモリ回路から読出されたデータを出力するパッドと、（ｉｉｉ）その領域上に配置される第１のコンタクトを介して第１の電源に結合される第１の不純物領域と、その領域上に配置される第２のコンタクトを介して前記パッドに結合される第２の不純物領域と、前記第１および第２の不純物領域の間に配置され前記メモリ回路から読出されたデータに応じた内部信号を受ける第１のゲート電極とを有する第１のＮチャネルトランジスタと、（ｉｖ）その領域上に配置される第３のコンタクトを介して第２の電源に結合される第３の不純物領域と、その領域上に配置される第４のコンタクトを介してパッドに結合される第４の不純物領域と、前記第３および第４の不純物領域の間に配置され、メモリ回路から読出されたデータに応じた内部信号を受ける第２のゲート電極とを有する第１のＰチャネルトランジスタと、（ｖ）一端がパッドに接続される第１の終端抵抗素子と、（ｖｉ）一端がパッドに接続される第２の終端抵抗素子と、（ｖｉｉ）その領域上に配置される第５のコンタクトを介して第１の電源に結合される第５の不純物領域と、その領域上に配置される第６のコンタクトを介して第１の終端抵抗素子の他方端に結合される第６の不純物領域と、第５および第６の不純物領域の間に配置されかつ終端動作活性化信号を受ける第３のゲート電極とを有し、第６のコンタクトと第３のゲート電極との間の距離が第２のコンタクトと第１のゲート電極との間の距離よりも短い第２のＮチャネルトランジスタと、（ｖｉｉｉ）その領域上に配置される第７のコンタクトを介して第２の電源に結合される第７の不純物領域と、その領域上に配置される第８のコンタクトを介して第２の終端抵抗素子の他方端に結合される第８の不純物領域と、第７および第８の不純物領域の間に配置されかつ終端動作活性化信号を受ける第４のゲート電極とを有し、第８のコンタクトと第４のゲート電極との間の距離が第４のコンタクトと第２のゲート電極との間の距離よりも短い第２のＰチャネルトランジスタと、（ｉｘ）第１の終端抵抗素子の一端とパッドを接続する第１の配線とを含む。第２の不純物領域は、第２のコンタクトを介して第１の配線にパッドと第１の終端抵抗素子の一端との間で接続される。
この発明の第６の観点に係る半導体装置は、メモリ回路と、メモリ回路から読出されたデータを出力するパッドと、その領域上に配置される第１のコンタクトを介して第１の電源に結合される第１の不純物領域、その領域上に配置される第２のコンタクトを介して前記パッドに結合される第２の不純物領域、ならびに第１および第２の不純物領域の間に配置されかつメモリ回路から読出されたデータに対応する内部信号を受ける第１のゲート電極を有する第１のＮチャネルトランジスタと、一端がパッドに接続される終端抵抗素子と、その領域上に配置される第３のコンタクトを介して第２の電源に結合される第３の不純物領域と、その領域上に配置される第４のコンタクトを介して終端抵抗素子の他方端に結合される第４の不純物領域と、第３および第４の不純物領域の間に配置されかつ終端動作活性化信号を受ける第２のゲート電極とを有し、第４のコンタクトと第２のゲート電極との間の距離が第２のコンタクトと第１のゲート電極との間の距離よりも短い第１のＰチャネルトランジスタと、終端抵抗素子の一端とパッドを接続する第１の配線とを含む。第２の不純物領域は、第２のコンタクトを介して第１の配線にパッドと第１の終端抵抗素子の間で接続される。
【００１７】
終端回路を、半導体装置内に配置することにより、システム構成変更時においても、この終端回路を選択的に動作させることによりバスのインピーダンス整合を維持して信号を転送することができる。したがって、配線容量などの影響を受けることなく高速で信号を転送することができる。
【００１８】
また、終端トランジスタのドレインコンタクト−ゲート（制御電極）間長さを、出力トランジスタのそれよりも短くすることにより、終端回路配置による面積増大を抑制することができる。また、終端抵抗を配置することにより、終端トランジスタのサージ耐圧を保証することができる。これにより、信頼性の高い小占有面積の高速で信号を転送することのできる出力回路を備える半導体装置を実現することができる。
【００１９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の要部の構成を示す図である。図１において、外部パッド５に対して設けられる出力回路１および終端回路１０を代表的に示す。このパッド５は、図示しないピン端子に接続される。
【００２０】
出力回路１は、電源ノードと出力ノード３の間に接続され、出力制御信号ＺＯＴＨに従って選択的に導通するＰチャネルＭＯＳトランジスタ２ａおよび２ｂと、出力ノード３と接地ノードの間に接続され、出力制御信号ＯＴＬに従って選択的に導通するＮチャネルＭＯＳトランジスタ４ａおよび４ｂを含む。電源ノードへ、出力回路用の電源電圧ＶＣＣＱが与えられ、接地ノードへ、出力回路用の接地電圧ＶＳＳＱが与えられる。出力ノード３が、出力パッド５に接続される。
【００２１】
出力制御信号ＺＯＴＨおよびＯＴＬは、出力回路１の動作状況および内部信号に従ってそれらの論理レベルが設定される。出力制御信号ＺＯＴＨがＨレベルでありかつ出力制御信号ＯＴＬがＬレベルのときには、ＭＯＳトランジスタ２ａ、２ｂ、４ａおよび４ｂはすべてオフ状態であり、この出力回路１は、出力ハイインピーダンス状態に設定される。この出力ハイインピーダンス状態においては、出力回路１は、スタンバイ状態にある。出力制御信号ＺＯＴＨおよびＯＴＬがともにＨレベルとなると、ＭＯＳトランジスタ２ａおよび２ｂがともにオフ状態、ＭＯＳトランジスタ４ａおよび４ｂがともにオン状態となり、出力ノード３は、接地電圧ＶＳＳＱレベルに駆動される。
【００２２】
出力制御信号ＺＯＴＨおよびＯＴＬがともにＬレベルのときには、ＭＯＳトランジスタ２ａおよび２ｂがオン状態、ＭＯＳトランジスタ４ａおよび４ｂがともにオフ状態となる。応じて、出力ノード３は、出力回路用電源電圧ＶＣＣＱレベルに駆動される。
【００２３】
この出力回路１の動作時において、出力制御信号ＺＯＴＨおよびＯＴＬは、内部信号に従って生成される。この内部信号は、半導体装置がメモリ装置に適用される場合、内部の読出データであり、この内部データと読出動作タイミング制御信号とに基づいてこれらの出力制御信号ＺＯＴＨおよびＯＴＬが生成される。
【００２４】
ＭＯＳトランジスタ２ａおよび２ｂが２つ並列に設けられ、またはＭＯＳトランジスタ４ａおよび４ｂが２つ並列に設けられているのは、以下の理由による。これらのＭＯＳトランジスタ２ａ、２ｂ、４ａおよび４ｂを、それぞれ単位ＭＯＳトランジスタで構成し、必要な駆動力を出力回路１に与えるために、複数の単位トランジスタを利用する。したがって、出力放電用のプルダウンＮチャネルＭＯＳトランジスタの数および出力充電用のプルアップＰチャネルトランジスタの数は、この外部パッド５に対して要求される駆動力および単位ＭＯＳトランジスタの電流駆動力に応じて適当に定められる。
【００２５】
終端回路１０は、出力ノード１２に一端が接続される抵抗素子１３と、抵抗素子１３の他方端と電源ノードの間に接続されかつその他のゲートに終端制御信号ＺＴＥＲＭを受けるＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂと、出力ノード１４に一端が接続される抵抗素子１４と、抵抗素子１４の他方端と接地ノードの間に接続されかつそのゲートに終端制御信号ＴＥＲＭを受けるＮチャネルＭＯＳトランジスタ１５ａおよび１５ｂを含む。
【００２６】
この終端回路１０に与えられる電圧ＶＣＣおよびＶＳＳは、出力回路１へ与えられる電圧ＶＣＣＱおよびＶＳＳＱと異なる電源端子から与えられる電圧である。出力回路１に対し専用に、動作電源電圧ＶＣＣＱおよびＶＳＳＱを与えることにより、出力回路１の動作の安定化を図り、または出力動作時の電源ノイズが他回路に伝達されるのを防止する。しかしながら、この終端回路１０へ与えられる電圧ＶＣＣおよびＶＳＳは、出力回路１へ与えられる電圧ＶＣＣＱおよびＶＳＳＱと同一電源端子から与えられる電圧であってもよい。また、電圧ＶＣＣおよびＶＣＣＱは同一電圧レベルであってもよく、また、異なる電圧レベルであってもよい。
【００２７】
終端制御信号ＺＴＥＲＭおよびＴＥＲＭは、互いに相補な制御信号である。終端回路１０の終端動作を活性化する場合には、終端制御信号ＺＴＥＲＭがＬレベル、終端制御信号ＴＥＲＭがＨレベルに設定される。終端回路１０の終端動作を停止する場合には、終端制御信号ＺＴＥＲＭがＨレベル、終端制御信号ＴＥＲＭがＬレベルに設定される。
【００２８】
この終端回路１０において、ＭＯＳトランジスタ１１ａ、１１ｂが２つＨレベル側に設けられ、またＭＯＳトランジスタ１５ａおよび１５ｂが２つＬレベル側に設けられているのは、出力回路１と同様、単位ＭＯＳトランジスタを複数個用いて、それぞれ、終端制御用のＰおよびＮチャネルのスイッチングＭＯＳトランジスタを形成するためである。
【００２９】
この終端回路１０においては、ＭＯＳトランジスタ１１ａおよび１１ｂは、抵抗素子１３を介して出力ノード１２に接続され、またＭＯＳトランジスタ１５ａおよび１５ｂは、抵抗素子１４を介して出力ノード１２に接続される。この出力ノード１２は、パッド５に接続される。したがって、この終端制御用のＭＯＳトランジスタ１１ａ、１１ｂ、１５ａおよび１５ｂは、出力ピンに直接接続される出力用ＭＯＳトランジスタ２ａ、２ｂ、４ａおよび４ｂのように、その静電破壊に対する信頼性用から規定されるドレインコンタクト−ゲート間距離を遵守する必要が必ずしも要求されない。そこで、ＭＯＳトランジスタ１１ａおよび１１ｂのドレインコンタクト−ゲート間距離を、ＭＯＳトランジスタ２ａおよび２ｂのそれよりも短くし、またはＭＯＳトランジスタ１５ａおよび１５ｂのドレインコンタクト−ゲート間距離を、ＭＯＳトランジスタ４ａおよび４ｂのそれよりも短くする。このドレインコンタクト−ゲート間距離を短くすることにより、ドレイン抵抗を低減し、終端トランジスタ１１ａ、１１ｂ、１５ａおよび１５ｂのドレイン領域のレイアウト面積を低減する。
【００３０】
終端回路１０に対する終端制御信号ＴＥＲＭおよびＺＴＥＲＭと出力制御信号ＺＯＴＨおよびＯＴＬの関係は、特に規定されない。出力回路１の信号／データ出力動作時に、終端回路１０の終端動作が活性化されてもよい。また、出力回路１の信号／データ出力動作時に、この終端回路１０の終端動作が停止され、別の図示しない信号バスに接続される回路の終端回路が活性化される構成が用いられてもよい。また、このパッド５が、信号入力ピンにも接続され、このパッド５が図示しない入力回路に接続される場合、この信号入力動作時に終端回路１０の終端動作が停止されてもよく、または活性化されてもよい。
【００３１】
また、この終端回路１０の終端動作の活性化期間が、外部バスに接続される負荷の条件に応じて設定されてもよい。
【００３２】
したがって、終端制御信号ＴＥＲＭおよびＺＴＥＲＭの活性／被活性化タイミングおよび期間は、この半導体回路装置が適用されるシステムのバスの終端制御条件に応じて適当に定められる。
【００３３】
図２は、図１に示す出力回路１および終端回路１０のＭＯＳトランジスタの平面レイアウトを概略的に示す図である。図２において、出力回路１のＭＯＳトランジスタ２ａおよび２ｂは、矩形状の活性領域１８に形成され、または出力ＭＯＳトランジスタ４ａおよび４ｂは、この活性領域１８と対向して配置される矩形状の活性領域１９に形成される。
【００３４】
活性領域１８は、中央部に形成されるドレイン不純物領域ＰＤａと、その両側に形成されるソース不純物領域ＰＳａおよびＰＳｂを含む。ソース不純物領域ＰＳａとドレイン不純物領域ＰＤａの間に、ゲート電極２２ａが配設され、ドレイン不純物領域ＰＤａとソース不純物領域ＰＳｂの間に、ゲート電極２２ｂが配置される。ドレイン不純物領域ＰＤａは、トランジスタ２ａおよび２ｂにより共有される。これらのゲート電極２２ａおよび２２ｂには、出力制御信号ＺＯＴＨが共通に与えられる。
【００３５】
ソース不純物領域ＰＳａおよびＰＳｂは、それぞれ、ソースコンタクト２０ａおよび２０ｂを介して電源ノードに接続される。ドレイン不純物領域ＰＤａは、ドレインコンタクト２１ａを介して出力ノード３に接続される。このドレインコンタクト２１ａとゲート電極２２ａの間の距離は、Ｌｐｏであり、同様、明確には示さないが、このドレインコンタクト２１ａとＭＯＳトランジスタ２ｂのゲート電極２２ｂの間の距離もＬｐｏである。
【００３６】
活性領域１９においても、中央部にＮ型ドレイン不純物領域ＮＤａが配置され、その両側に、Ｎ型ソース不純物領域ＮＳａおよびＮＳｂが配置される。Ｎ型ソース不純物領域ＮＳａとＮ型ドレイン不純物領域ＮＤａの間にゲート電極２２ｃが配置され、ドレイン不純物領域ＮＤａとソース不純物領域ＮＳｂの間に、ゲート電極２２ｄが配置される。このドレイン不純物領域ＮＤａは、ＭＯＳトランジスタ４ａおよび４ｂに共有される。ドレイン不純物領域ＮＤａは、ドレインコンタクト２１ｂを介して出力ノード３に接続される。このドレインコンタクト２１ｂとゲート電極２２ｃの間の距離は、Ｌｎｏである。同様、図２においては、明確には示さないが、ドレインコンタクト２１ｂとゲート電極２２ｂに対しても、同じ距離Ｌｎｏが確保される。ソース不純物領域ＮＳａおよびＮＳｂは、それぞれ、ソースコンタクト２２ｃおよび２２ｄを介して接地ノードに電気的に接続される。
【００３７】
終端回路１０においては、終端用のＭＯＳトランジスタ１１ａおよび１１ｂが、Ｐ型活性領域３０に形成され、ＭＯＳトランジスタ１５ａおよび１５ｂが、Ｎ型活性領域３２に形成される。このＰ型活性領域３０においては、中央部にドレイン不純物領域ＰＤｂが形成され、その両側に、ソース不純物領域ＰＳｃおよびＰＳｄが形成される。ドレイン不純物領域ＰＤｂとソース不純物領域ＰＳｃの間にゲート電極２２ｅが配設され、ドレイン不純物領域ＰＤｂとソース不純物領域ＰＳｄの間に、ゲート電極２２ｆが配置される。
【００３８】
不純物領域ＰＤｂは、ＭＯＳトランジスタ１１ａおよび１１ｂにより共有される。このドレイン不純物領域ＰＤｂは、ドレインコンタクト２１ｃを介して抵抗素子１３の他方端に接続される。ソース不純物領域ＰＳｃおよびＰＳｄは、それぞれ、ソースコンタクト２０ｅおよび２０ｆを介して電源ノードに電気的に接続される。このドレインコンタクト２１ｃとゲート電極２２ｅの間の距離は、Ｌｐｔであり、同様、ドレインコンタクト２１ｃとゲート電極２２ｆの間の距離も、Ｌｐｔである。図２においては、ＭＯＳトランジスタ１１ａのドレインコンタクト−ゲート間距離を示す。
【００３９】
Ｎ型活性領域３２において、中央部に、Ｎ型ドレイン不純物領域ＮＤｂが形成され、その両側に、Ｎ型ソース不純物領域ＮＳｃおよびＮＳｄが配置される。Ｎ型ソース不純物領域ＮＳｃとＮ型ドレイン不純物領域ＮＤｂの間にゲート電極２２ｇが配置され、Ｎ型ドレイン不純物領域ＮＤｂとＮ型ソース不純物領域ＮＳｄの間に、ゲート電極２２ｈが配置される。ソース不純物領域ＮＳｃおよびＮＳｄは、それぞれ、ソースコンタクト２０ｇおよび２０ｈを介して接地ノードに電気的に接続される。ドレイン不純物領域ＮＤｂは、ドレインコンタクト２１ｄを介して抵抗素子１４の他方端に接続される。抵抗素子１３および１４は、それぞれの一方端がノード１２に接続される。このドレインコンタクト２１ｄとＭＯＳトランジスタ１５ａおよび１５ｂのゲート電極２２ｇおよび２２ｈそれぞれの間の距離は、Ｌｎｔである。
【００４０】
ＭＯＳトランジスタ２ａおよび２ｂの、ドレインコンタクト−ゲート間距離Ｌｐｏは、ＭＯＳトランジスタ１１ａおよび１１ｂのドレインコンタクト−ゲート電極間距離Ｌｐｔよりも長い。また、ＭＯＳトランジスタ４ａおよび４ｂのドレインコンタクト−ゲート間距離Ｌｎｏは、ＭＯＳトランジスタ１５ａおよび１５ｂのドレインコンタクト−ゲート電極間距離Ｌｎｔよりも長い。
【００４１】
ドレイン不純物領域ＰＤａおよびＰＤｂの不純物濃度が同じであり、ドレイン不純物領域ＮＤａおよびＮＤｂの不純物濃度が同じであれば、ドレインコンタクト−ゲート電極間距離が短い方が、ドレイン抵抗は小さくなる。その場合、抵抗素子１３および１４による電界緩和により、終端回路１０におけるＭＯＳトランジスタ１１ａ、１１ｂ、１５ａおよび１５ｂのドレイン抵抗低減を補償する。
【００４２】
終端用抵抗素子１３および１４が拡散抵抗で構成されてもよく、また、ポリシリコン抵抗で構成されてもよい。
【００４３】
この図２に示すように、Ｐ型活性領域３０の図２における水平方向の長さは、Ｐ型活性領域１８よりも、最低２・（Ｌｐｏ−Ｌｐｔ）短くなる。同様、Ｎ型活性領域３２も、Ｎ型活性領域１９に比べて、その水平方向の長さが、最低、２・（Ｌｎｏ−Ｌｎｔ）短くなる。したがって、この終端回路１０において、出力回路１のＭＯＳトランジスタ２ａ、２ｂ、４ａおよび４ｂと同様の静電破壊に対する処置を行なう場合に比べて、この活性領域３０および３２の占有面積を低減することができる。応じて、終端回路１０の占有面積を低減でき、この出力回路および終端回路１０を含む半導体回路装置の占有面積の増大を抑制することができる。終端トランジスタ１１ａ、１１ｂ、１５ａおよび１５ｂのドレイン電界／電流の緩和が、抵抗素子１３および１４によりそれぞれ実現され、終端トランジスタ１１ａ、１１ｂ、１５ａおよび１５ｂの静電破壊を防止することができる。
【００４４】
また、終端回路１０を利用することにより、パッド５を介して高速で、バスとのインピーダンス整合を維持して、高速で信号を伝達することができる。
【００４５】
なお、図２において、ドレインコンタクト−ゲート電極間距離は、以下の式が満たされている。
【００４６】
Ｌｐｏ＞Ｌｐｔ，Ｌｎｏ＞Ｌｎｔ。
しかしながら、この場合、以下の条件式が満たされてもよい。
【００４７】
Ｌｐｏ＞Ｌｐｔ，Ｌｎｏ＞Ｌｐｔ、
Ｌｐｏ＞Ｌｎｔ，かつＬｎｏ＞Ｌｎｔ。
【００４８】
なお、この図２に示す構成においては、出力トランジスタ２ａ、２ｂ、４ａおよび４ｂが、２つの単位トランジスタで構成され、また終端回路１０においても、ＭＯＳトランジスタ１１ａ、１１ｂ、１５ａおよび１５ｂと、２つの単位トランジスタで、それぞれプルアップ用およびプルダウン用の終端トランジスタが形成されている。しかしながら、それらは、パッド５の負荷に応じて、３個以上の単位トランジスタを用いて出力制御トランジスタまたは終端制御トランジスタが形成されてもよい。用いられる単位トランジスタの数が増大すれば、このドレインコンタクト−ゲート電極間距離の低減による面積削減の効果は、より顕著となる。
【００４９】
［変更例１］
図３は、この発明の実施の形態１の変更例１に従う出力回路１および終端回路１０のトランジスタのレイアウトを概略的に示す図である。この図３に示す半導体回路装置のレイアウトは、図２に示す半導体回路装置のレイアウトと以下の点が異なっている。すなわち、終端回路１０において、プルダウンの終端を行なう回路部分は配置されない。終端抵抗素子１３と、ＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂを形成するＰ活性化領域３０が設けられる。Ｐ活性領域３０においてドレインコンタクト２１ｃとゲート電極２２ｅおよび２２ｆそれぞれの間の距離Ｌｐｔは、出力回路１に含まれるＰチャネルＭＯＳトランジスタの対応の距離Ｌｐｏに比べて十分小さくされる。この場合、また出力回路１のＮチャネルＭＯＳトランジスタのドレインコンタクト−ゲート電極間距離Ｌｎｏよりも、距離Ｌｐｔは短くされる。
【００５０】
この図３に示す回路レイアウトの他の構成は図２に示す構成と同じであり、対応する部分には同一番号を付して、それらの詳細説明は省略する。
【００５１】
この図３に示す構成においては、出力回路１の構成は、図２に示す構成と同じである。終端回路１０においてプルダウン用の抵抗素子およびＮチャネルＭＯＳトランジスタが配置されないため、終端回路１０の占有面積を低減することができ、またノード１２に結合する寄生容量も低減され、出力回路１は、高速でパッド５を駆動することができる。
【００５２】
図４は、図３に示す構成の電気的等価回路を示す図である。図４に示すように、終端回路１０において、抵抗素子１３がノード１２にその一端が接続され、この抵抗素子１３と電源ノードの間に、終端制御信号ＺＴＥＲＭをゲートに受けるＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂが接続される。
【００５３】
出力回路１は、図１に示す構成と同様、プルアップ用のトランジスタ２ａおよび２ｂと、プルダウン用のトランジスタ４ａおよび４ｂを含む。
【００５４】
終端回路１０は、ＭＯＳトランジスタ１１ａおよび１１ｂのドレイン拡散抵抗が小さく、また、プルダウン用のトランジスタ１５ａおよび１５ｂが配置されていないため、高速で、寄生容量が低減されたノード１２に対する終端動作を行なうことができる。この終端動作条件は、先に図１を参照して説明したのと同様であり、用いられるシステムのバス終端条件に応じて適当に定められる。
【００５５】
また、この終端回路１０において抵抗素子１３を介して図１に示すＭＯＳトランジスタ１５ａおよび１５ｂのドレイン接合容量がパッド５に結合されないため、パッド５の負荷を軽減することができ、高速でパッド５を、出力回路１が駆動することができる。
【００５６】
この出力回路１の構成は、図１に示す出力回路１の構成と同じであり、出力制御信号ＺＯＴＨおよびＯＴＬに従って出力ノード３を介してパッド５を駆動する。
【００５７】
この図３に示す終端制御回路１０において、プルダウン動作時、パッド５を、電源電圧ＶＣＣレベルにプルアップしている。この終端電圧ＶＣＣは、出力回路１の電源電圧ＶＣＣＱと同一の電圧であってもよく、また、電源電圧ＶＣＣＱの電源端子と異なる電源端子から印加される電圧であってもよい。また、電圧ＶＣＣおよびＶＣＣＱは異なる電圧レベルであってもよく、また、異なる電圧レベルであってもよい。また、終端回路１０は、この終端動作時、パッド５を接地電圧レベルに駆動するプルダウン回路のみで構成されてもよい（抵抗素子１４とＭＯＳトランジスタ１５ａおよび１５ｂとで構成する）。
【００５８】
［変更例２］
図５は、この発明の実施の形態１の変更例２に従う出力回路および終端回路のレイアウトを概略的に示す図である。この図５に示すレイアウトは、以下の点が、図２に示すレイアウトと異なっている。すなわち、出力回路１においては、Ｎ型活性領域１９が配置され、Ｐ型活性領域１８は配置されない。このＮ型活性領域１９におけるドレインコンタクト２１ｂとゲート電極２２ｃの間の距離はＬｎｏに設定される。ソース不純物領域ＮＳａおよびＮＳｂが、それぞれ、ソースコンタクト２０ｃおよび２０ｄを介して接地ノードに結合される。
【００５９】
この出力回路１において、ＭＯＳトランジスタ４ａおよび４ｂが配置され、ゲート電極２２ｃおよび２２ｄに与えられる出力制御信号ＯＴＬに従って出力ノード３を駆動する。従って、この出力回路は、オープンドレイン方式に従って、出力パッド５を介して外部信号線を駆動する。
【００６０】
終端回路１０の構成は、図２に示す終端回路１０のレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６１】
この図５に示す構成においては、終端回路１０に含まれるＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂの、ドレインコンタクト−ゲート電極間距離Ｌｐｔは、出力回路１に含まれるＮチャネルＭＯＳトランジスタのゲート電極−ドレインコンタクト間距離Ｌｎｏよりも小さくされる。同様に、終端回路１０におけるＮチャネルＭＯＳトランジスタ１５ａおよび１５ｂのドレインコンタクト−ゲート電極間距離Ｌｎｔは、出力回路１のＮチャネルＭＯＳトランジスタ４ａおよび４ｂのドレインコンタクト−ゲート電極間距離Ｌｎｏよりも小さくされる。
【００６２】
この出力回路１においては、出力ノード３を、出力制御信号ＯＴＬに従ってプルダウンするオープンドレイン方式の回路が配置されるだけである。出力ノード３には、プルダウン用のＮチャネルＭＯＳトランジスタが接続されるだけであり、この出力ノード３の負荷を軽減でき、高速でパッド５を駆動することができる。
【００６３】
図６は、図５に示す構成の、電気的等価回路を示す図である。図６において、出力回路１においては、出力ノード３と接地ノードの間に、出力制御信号ＯＴＬをゲートに受けるＮチャネルＭＯＳトランジスタ４ａおよび４ｂが並列に配置される。終端回路１０は、その回路構成は、図１に示す終端回路１０と同じである。終端トランジスタ１１ａ、１１ｂ、１５ａおよび１５ｂと、終端抵抗１３および１４が配置される。
【００６４】
出力回路１が出力制御信号ＯＴＬに従って出力パッド５を接地電圧ＶＳＳＱレベルに駆動した後、この終端回路１０を用いて、再びパッド５を、電源電圧ＶＣＣレベルにプリチャージすることができる。またオープンドレイン方式の出力回路を用いているため、出力回路１の負荷が軽減され、高速で出力信号を生成することができる。
【００６５】
このオープンドレイン方式の出力回路１の構成においても、終端回路１０においては、その構成要素のＭＯＳトランジスタのゲート電極−ドレインコンタクト間距離が小さくされており、その占有面積が十分に小さくすることができ、回路の占有面積増大を抑制して、高速でかつ正確に、出力信号を生成することができる。
【００６６】
［変更例３］
図７は、この発明の実施の形態１に従う半導体装置の変更例３のレイアウトを概略的に示す図である。図７に示す半導体装置のレイアウトは、図５に示す半導体装置のレイアウトと以下の点が異なっている。すなわち、終端回路１０においては、抵抗素子１４およびＮ活性領域３２が配置されない。抵抗素子１３と、Ｐ活性領域３０が配置される。すなわち、終端回路１０においては、電源電圧レベルに終端するＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂが配置される。これらのＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂの、ドレインコンタクト２１ｃとゲート電極２２ｅおよび２２ｆの間の距離Ｌｐｔは、出力回路１に含まれるＮチャネルＭＯＳトランジスタのドレインコンタクト−ゲート電極間距離Ｌｎｏよりも小さくされる。ソース不純物領域ＰＳｃおよびＰＳｄは、それぞれソースコンタクト２０ａおよび２０ｆを介して電源ノードに接続される。
【００６７】
出力回路１においても、ソース不純物領域ＮＳａおよびＮＳｂは、それぞれソースコンタクト２０ｃおよび２０ｄを介して接地ノードに接続される。すなわち、出力回路１においては、図５に示す構成と同様、ＮチャネルＭＯＳトランジスタ４ａおよび４ｂが配置され、プルアップ用のＰチャネルＭＯＳトランジスタは配置されない。
【００６８】
この図７に示す構成においては、パッド５がオープンドレイン方式に従ってＮチャネルＭＯＳトランジスタ４ａおよび４ｂにより接地電圧レベルに駆動され、また、パッド５が電源電圧レベルに終端される。
【００６９】
この図７に示す終端回路１０および出力回路１の構成においては、オープンドレイン方式で、出力パッド５を駆動し、バスの条件に合わせて、適当なタイミングで、この終端回路１０が、出力パッド５を電源ノードへ終端する。出力パッド５に対する負荷は、活性領域１９および３０のドレイン接合容量と配線容量だけであり、終端回路１０におけるＮチャネルＭＯＳトランジスタのドレイン接合容量をなくすことができ、より高速で、出力パッド５を駆動することができる。
【００７０】
図８は、図７に示す半導体装置の電気的等価回路を示す図である。この図８に示すように、終端回路１０においては、抵抗素子１３と、抵抗素子１３を、終端制御信号ＺＴＥＲＭに従って選択的に電源ノードに接続するＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂが配置される。
【００７１】
出力回路１においては、出力制御信号ＯＴＬに従って出力ノード３を接地電圧ＶＳＳＱレベルに駆動するＮチャネルＭＯＳトランジスタ４ａおよび４ｂが並列に接続される。したがって、オープンドレイン方式で出力パッド５を駆動し、かつこのパッド５を、電源電圧ＶＣＣレベルに終端することにより、パッド５の負荷を軽減して、高速で信号を転送することができる。終端回路１０へ印加される電源電圧ＶＣＣは、電源電圧ＶＣＣＱであってもよく、また、異なる電圧であってもよい。
【００７２】
この場合においても、終端用のＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂのドレインコンタクト−ゲート電極間距離Ｌｐｔは、出力回路１のＮチャネルＭＯＳトランジスタ４ａおよび４ｂのドレインコンタクト−ゲート電極間距離Ｌｎｏよりも十分小さくされており、終端回路１０の占有面積を十分小さくすることができる。
【００７３】
また、オープンドレイン方式において、一般に、出力パッドは、接地電圧ＶＳＳＱレベルに駆動される。これに代えて、出力回路１において、電源電圧レベルに出力制御信号に従ってプルアップするプルアップ用のトランジスタが配置され、終端回路１０において、接地電圧レベルに終端するトランジスタが配置されてもよい。
【００７４】
なお、出力回路１において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ両者が用いられる場合、それらのドレインコンタクト−ゲート電極間距離ＬｐｏおよびＮチャネルＭＯＳトランジスタのドレインコンタクト−ゲート電極間距離Ｌｎｏが互いに等しくなくてもよい。また、終端回路１０において、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが用いられる場合において、それらのドレインコンタクト−ゲート電極間距離ＬｐｔおよびＬｎｔが互いに等しくなくてもよい。
【００７５】
最小限、終端回路のＭＯＳトランジスタのドレインコンタクト−ゲート電極間距離が、出力回路に含まれるＭＯＳトランジスタのドレインコンタクト−ゲート電極間距離よりも小さく、終端用のＭＯＳトランジスタのレイアウト面積が、出力用のＭＯＳトランジスタのレイアウト面積よりも十分小さいという条件が満たされればよい。
【００７６】
以上のように、この発明の実施の形態１に従えば、終端用のＭＯＳトランジスタのドレインコンタクト−ゲート電極間距離を、出力用のＭＯＳトランジスタのドレインコンタクト−ゲート電極間距離を小さくしており、終端回路のレイアウト面積を、通常の静電破壊対策を施す構成に比べて十分に低減することができ、信号出力部の占有面積を低減することができる。
【００７７】
また、半導体装置内に終端回路を配置しており、バスの使用条件に応じてバスの終端条件を最適化することができ、インピーダンス整合を維持して高速でかつ正確に信号／データを転送することができる。
【００７８】
［実施の形態２］
図９は、この発明の実施の形態２に従う出力回路および終端回路（以下両者をまとめて半導体装置と称す）の構成を概略的に示す図である。この図９に示す構成においては、出力回路１の出力ノード３は、配線５０を介してパッド５に電気的に接続される。この出力回路１に対し、パッド５から遠方に、終端回路１０が配置される。この終端回路１０の終端ノード１２が、また同じ配線５０に接続される。終端回路１０の終端ノード１２および出力回路１の出力ノード３は、共通の配線５０を介してパッド５に電気的に接続される。
【００７９】
出力回路１は、実施の形態１と同様、プルアップ用のＰチャネルＭＯＳトランジスタ２ａおよび２ｂと、プルダウン用のＮチャネルＭＯＳトランジスタ４ａおよび４ｂを含み、それぞれ、出力制御信号ＺＯＴＨおよびＯＴＬに従って出力ノード３を駆動する。
【００８０】
終端回路１０は、実施の形態１と同様、その構成要素としては、抵抗素子１３および１４と、終端制御信号ＺＴＥＲＭに応答して選択的に導通するＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂと、終端制御信号ＴＥＲＭに応答して選択的に導通するＮチャネルＭＯＳトランジスタ１５ａおよび１５ｂを含む。
【００８１】
この終端回路１０および出力回路１の動作自体は、先の実施の形態１と同様であり、パッド５に接続される外部バスの終端条件に応じて出力回路１の動作に応じて終端回路１０に対する終端制御信号ＺＴＥＲＭおよびＴＥＲＭの論理レベルが設定される。
【００８２】
この図９に示す構成においては、共通の配線５０を介して終端回路１０の終端ノード１２および出力回路１の出力ノード３がパッド５に接続される。この配線５０が、パッド５から、出力回路１を介して終端回路１０にまで延在する。したがって、この出力回路１の出力ノード３とパッド５の間の距離Ｌ１よりも、終端回路１０の終端ノード１２とパッド５の間の距離Ｌ２が長くなる。
【００８３】
共通の配線５０を介して出力回路１および終端回路１０がパッド５を、動作時、駆動する。出力回路１においては、その配線およびＭＯＳトランジスタ２ａ、２ｂ、４ａおよび４ｂによる接合容量により、パッド５に対する入力容量が存在する。また、配線５０においても配線抵抗が存在する。したがって、このパッド５から配線５０を介して終端回路１０に伝達するまでに、寄生容量と配線抵抗とによるローパスフィルタが形成される。パッド５にサージが発生しても、この急峻なサージは、寄生ローパスフィルタにより緩和されて終端回路１０に伝達される。
【００８４】
出力回路１において、ＭＯＳトランジスタ２ａ、２ｂ、４ａおよび４ｂは、そのドレインコンタクト−ゲート電極間距離は十分大きくされて、ドレイン抵抗が大きくされて、サージに対する信頼性は保証されている。一方、終端回路１０においてはサージは、この出力回路１と配線５０により形成される寄生ローパスフィルタにより緩和されて伝達される。したがって、この終端回路１０においてＭＯＳトランジスタ１１ａ、１１ｂ、１５ａおよび１５ｂに対するサージに対する信頼性を確保する制約がさらに緩和される。抵抗素子１３および１４と寄生ローパスフィルタによるサージの緩和が十分な場合、終端回路１０においてＭＯＳトランジスタ１１ａ、１１ｂ、１５ａおよび１５ｂのドレインコンタクト−ゲート電極間距離は、設計上の制約、すなわち、最小設計寸法にまで小さくすることができ、より終端回路１０の占有面積を低減することができる。
【００８５】
図１０は、図９に示す半導体装置のレイアウトを概略的に示す図である。図１０において、出力回路１がパッド５に近接して配置され、また終端回路１０が、このパッド５から出力回路１に比べて遠方に配置される。この終端回路１０の終端ノード１２および出力回路１の出力ノード３は、共通の配線５０によりパッド５に接続される。
【００８６】
出力回路１は、実施の形態１と同様、ＰチャネルＭＯＳトランジスタを形成するＰ活性領域１８と、ＮチャネルＭＯＳトランジスタを形成するＮ活性領域１９を含む。この出力回路１において、図２に示す実施の形態１の出力回路１０の構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８７】
Ｐ活性領域１８において、ドレイン不純物領域ＰＤａに対して形成されるドレインコンタクト２１ａとゲート電極２２ａおよび２２ｂの間の距離は、Ｌｐｏである。また、Ｎ活性領域１９において、ドレイン不純物領域ＮＤａに形成されるドレインコンタクト２１ｂとゲート電極２２ｃおよび２２ｄそれぞれとの間の距離は、Ｌｎｏである。図１０においては、各活性領域において、一方のドレインコンタクト−ゲート電極間距離を示す。これらの距離ＬｐｏおよびＬｎｏを長くすることにより、ドレイン抵抗を高くして、パッド５に生じるサージに対する信頼性を確保する。
【００８８】
終端回路１０は、配線５０を介して出力回路１よりもパッド５から離れて配置される点を除いて、そのレイアウトは図２に示す終端回路１０のレイアウトと同じである。この終端回路１０については、対応する部分には同一参照番号を付しその詳細説明は省略する。
【００８９】
Ｐ活性領域３０において、ドレイン不純物領域ＰＤｂに対して形成されるドレインコンタクト２１ｃとＭＯＳトランジスタ１１ａおよび１１ｂのゲート電極２２ｅおよび２２ｆの間の距離は、Ｌｐｔである。また、Ｎ活性領域３２において、ドレイン不純物領域ＮＤｂに対して形成されるドレインコンタクト２１ｂと、ＭＯＳトランジスタ１５ａおよび１５ｂのゲート電極２２ｇおよび２２ｈの間の距離は、Ｌｎｔである。前述のように、終端ノード１２が配線５０および出力ノード３を介してパッド５に電気的に接続されるため、この終端ノード１２に対して寄生ローパスフィルタが等価的に接続される。したがって、ドレインコンタクト−ゲート電極間距離ＬｐｔおよびＬｎｔは、それぞれ設計用の最小設計寸法Ｌｐｔ（ｍｉｎ）およびＬｎｔ（ｍｉｎ）に設定される。これにより、活性領域３０および３２のレイアウト面積を低減でき、より終端回路１０の占有面積を低減することができる。
【００９０】
なお、実施の形態２においても、ＬｐｔおよびＬｎｔが互いに等しく設定される必要はなく、またよりＬｐｏおよびＬｎｏが互いに等しくされる必要はない。
【００９１】
［変更例１］
図１１は、この発明の実施の形態２の変更例１の構成を示す図である。この図１１に示す半導体装置においては、終端回路１０は、パッド５を電源電圧ＶＣＣに終端する。この終端電圧ＶＣＣは、出力回路１に与えられる電源電圧ＶＣＣＱと異なる電源端子から与えられる電圧である。これらの電圧ＶＣＣＱおよびＶＣＣは、同一電圧レベルであってもよく、異なる電圧レベルであってもよい。
【００９２】
終端回路１０は、終端ノード１２に一端が接続される抵抗素子１３と、終端制御信号ＺＴＥＲＭに従って抵抗素子１３の他方端を電源ノードに接続するＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂを含む。
【００９３】
終端回路１０において、接地に終端するトランジスタは配置されない。出力回路１の構成は、図９に示す出力回路１の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９４】
この図１１に示す構成においても、終端回路１０の終端ノード１２は、配線５０により、出力回路１が出力ノード３を介してパッド５に接続される。したがって終端回路１０の終端ノード１２からパッド５までの距離Ｌ２は、先の図９に示す構成と同様、出力回路１の出力ノード３とパッド５の間の距離Ｌ１よりも十分長い。この配線５０において、その寄生抵抗および寄生容量により出力パッド５に突入したサージが緩和され、また、終端抵抗１３によりサージ電圧が緩和され、サージによる急峻な電圧が、緩やかな電圧に緩和される。したがって、終端回路１０においてＭＯＳトランジスタ１１ａおよび１１ｂのドレインコンタクト−ゲート電極間距離は、出力回路１のＭＯＳトランジスタ２ａおよび２ｂのそれよりも十分小さくされ、そのドレイン抵抗が低減される。
【００９５】
図１２は、図１１に示す半導体装置のレイアウトを概略的に示す図である。この図１２に示す半導体装置のレイアウトは、図１０に示すレイアウトと、単に、抵抗素子１４およびＮ活性領域３２が終端回路１０において取除かれていることを除いて同じである。したがって、図１２に示す構成において、図１０に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９６】
この終端回路１０が、電源に終端する構成においても、ドレインコンタクト−ゲート電極間距離Ｌｐｔは、出力回路１のＭＯＳトランジスタ２ａおよび２ｂのドレインコンタクト−ゲート電極間距離Ｌｐｏよりも小さくされ、好ましくは、この距離Ｌｐｔは、最小設計寸法Ｌｐｔ（ｍｉｎ）に設定される。この場合、距離Ｌｐｔは、また出力回路１の導電用のＭＯＳトランジスタのドレインコンタクト−ゲート電極間距離Ｌｎｏよりも短く設定されている。
【００９７】
したがって、この終端回路１０は、電源電圧ＶＣＣに終端する構成においても、配線５０には、出力回路１の入力容量および配線容量と配線抵抗が存在し、ローパスフィルタが形成され、サージを緩和して、終端回路１０に伝達する。主短回路１０においてＭＯＳトランジスタ１１ａおよび１１ｂのドレインコンタクト−ゲート電極間距離が、設計最小寸法Ｌｐｔ（ｍｉｎ）に設定されていても、十分にサージが緩和されて伝達されるため、サージ生成時のこれらのトランジスタ１１ａおよび１１ｂの信頼性は、十分に確保することができる。
【００９８】
したがって、先の図９および図１０に示す構成と同様の効果を得ることができる。また終端回路１０においては電源電圧ＶＣＣレベルに終端するだけであり、接地電圧レベルへの終端が行なわれないため、終端回路１０の占有面積をより低減することができる。終端回路１０の終端電圧ＶＣＣは、電源電圧ＶＣＣＱと同一電圧であってもよく、また、異なる電圧レベルであってもよい。
【００９９】
［変更例２］
図１３は、この発明の実施の形態２の半導体装置の変更例の構成を示す図である。この図１３に示す半導体装置においては、出力回路１としては、出力ノード３を接地電圧レベルに駆動するオープンドレイン方式の出力回路が用いられる。すなわち、出力回路１においては、出力制御信号ＯＴＬに応答して出力ノード３を接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ４ａおよび４ｂが設けられる。プルアップ用のＰチャネルＭＯＳトランジスタは、出力回路１において配置されない。
【０１００】
終端回路１０の構成は、図９に示す終端回路１０の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この終端回路１０の終端ノード１２は、配線５０により、出力回路１の出力ノード３を介してパッド５に接続される。終端ノード１２とパッド５との間の距離はＬ２であり、出力ノード３とパッド５との間の距離はＬ１である。パッド５においてサージが発生しても、終端回路１０へは配線５０を介してこのサージが伝達されるため、十分に、このサージを緩和して終端回路１０へ転送することができる。
【０１０１】
したがって、出力回路１がオープンドレイン方式の出力回路であっても、ＭＯＳトランジスタ４ａおよび４ｂのドレイン接合容量に起因する入力容量と配線５０の寄生容量が存在し、また配線５０の寄生抵抗が存在する。したがって、終端ノード１２に対しては、ローパスフィルタが寄生的に接続されるため、これらによりサージ対策が実現されるため、これらの４つのＭＯＳトランジスタ１１ａ、１１ｂ、１５ａおよび１５ｂは、特にサージ対策を必要とせず、それらのドレイン−ゲート電極間距離を短くすることができ、終端回路１０のレイアウト面積を低減することができる。
【０１０２】
図１４は、図１３に示す半導体装置のレイアウトを概略的に示す図である。この図１４に示すレイアウトは、図１１に示すレイアウトと、Ｐ活性領域１５が出力回路１において取除かれていることを除いて同じであり、対応する部分には同一参照番号を付し、それらの詳細説明は省略する。
【０１０３】
この図１４に示すレイアウトは、終端回路１０においてＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂのドレインコンタクト−ゲート電極間距離Ｌｐｔは、出力回路のＭＯＳトランジスタ４ａおよび４ｂのドレインコンタクト−ゲート電極間距離Ｌｎｏよりも短くされ、好ましくは、最小設計寸法Ｌｐｔ（ｍｉｎ）に設定される。同様に、終端回路１０において、ＭＯＳトランジスタ１５ａおよび１５ｂのドレインコンタクト−ゲート電極間距離Ｌｎｔが、出力回路１のＭＯＳトランジスタ４ａおよび４ｂのコンタクト−ゲート電極間距離Ｌｎｏよりも短くされ、好ましくは最小設計寸法Ｌｎｔ（ｍｉｎ）に設定される。
【０１０４】
この図１４に示すレイアウトにおいて明確に見られるように、終端回路１０の活性領域３０および３２は、レイアウト面積を低減することができ、また、出力回路１においても、活性領域１９が配置されるだけであり、レイアウト面積を低減することができる。これにより、オープンドレイン方式に従って小占有面積でかつ高速でパッド５を駆動する出力回路を実現することができる。なお、終端回路１０に印加される接地電圧と出力回路１に与えられる接地電圧は、同一端子から与えられてもよく、また、異なる端子から印加されてもよい。
【０１０５】
［変更例３］
図１５は、この発明の実施の形態２の変更例３の構成を示す図である。この図１５に示す構成は、以下の点が、図１３に示す半導体装置とその構成が異なる。すなわち、終端回路１０において、電源電圧に終端するためのＭＯＳトランジスタ１１ａおよび１１ｂと、終端ノード１２に接続する抵抗素子１３が設けられる。これらのＭＯＳトランジスタ１１ａおよび１１ｂは、終端制御信号ＺＴＥＲＭに従って抵抗素子１３を電源ノードに接続する。
【０１０６】
出力回路１は、図１３に示す構成と同様の構成を備え、出力制御信号ＯＴＬに従って出力ノード３を介してパッド５を接地電圧レベルに駆動するためのＮチャネルＭＯＳトランジスタ４ａおよび４ｂを含む。
【０１０７】
この図１５に示す構成においても、終端回路１０の終端ノード１２は、配線５０を介して、出力ノード３を介してパッド５に電気的に接続される。この終端ノード１２とパッド５の間の距離Ｌ２と出力ノード３とパッド５の間の距離Ｌ１は、Ｌ２＞Ｌ１の関係を満たし、配線５０における寄生ローパスフィルタにより、十分にサージを緩和して、終端回路１０に伝達することができる。したがって、終端回路１０においてＭＯＳトランジスタ１１ａおよび１１ｂのドレインコンタクト−ゲート電極間距離は、設計上許容される最小寸法（設計最小寸法）に設定される。
【０１０８】
図１６は、図１５に示す半導体装置のレイアウトを概略的に示す図である。この図１６に示す半導体装置のレイアウトは、図１４に示す半導体装置のレイアウトと、以下の点が異なる。すなわち、終端回路１０において、抵抗素子１４および活性領域３２が配置されず、抵抗素子１３とＰ活性領域３０が配置される。他の構成は、図１４に示すレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０９】
この図１６に示すレイアウトにおいて、ＰチャネルＭＯＳトランジスタ１１ａおよび１１ｂのドレインコンタクト−ゲート電極間距離Ｌｐｔは、出力回路１におけるＭＯＳトランジスタ４ａおよび４ｂのドレインコンタクト−ゲート電極間距離Ｌｎｏよりも短くされ、最小設計寸法Ｌｐｔ（ｍｉｎ）に設定される。
【０１１０】
この図１６に示すように、終端回路１０においては、Ｐ活性領域３０および抵抗素子１３が配置されるだけであり、そのレイアウト面積を低減することができ、また出力回路１においても、Ｎ活性領域１９が配置されるだけであり、レイアウト面積を低減することができる。単に、配線５０に対する制約として、終端ノード１２と出力ノード３が配線５０に共通に接続され、かつ、条件Ｌ２＞Ｌ１を満たす必要がある。
【０１１１】
図１７は、この発明に従う半導体回路装置の全体の構成を概略的に示す図である。図１７において、半導体回路装置７０は、出力制御信号ＺＯＴＨおよびＯＴＬに従って出力ノード３を介してパッド５を駆動する出力回路１と、終端制御信号ＺＴＥＲＭおよびＴＥＲＭに従って終端ノード１２を介してパッド５を所定の電圧レベルに終端する終端回路１０を含む。
【０１１２】
出力回路１は、出力制御信号ＺＯＴＨに従って出力ノード３を電源電圧レベルに駆動するプルアップトランジスタ２と、出力制御信号ＯＴＬに従って出力ノード３を接地電圧レベルに駆動するプルダウントランジスタ４を含む。これらのプルアップトランジスタ２およびプルダウントランジスタ４は、先の実施の形態１および２において示すＭＯＳトランジスタ２ａ、２ｂおよびＭＯＳトランジスタ４ａ、４ｂにそれぞれ対応する。終端回路１０は、先の図９に示す構成と同様の構成を備える。
【０１１３】
この半導体回路装置７０は、さらに、外部からの制御信号に従って各種指定された動作を制御する主制御回路７２と、主制御回路７２の制御のもとに所定の処理動作を行なって出力制御信号ＺＯＴＨおよびＯＴＬを生成する内部回路７４と、主制御回路７２の制御にもとに、終端制御信号ＺＴＥＲＭおよびＴＥＲＭを生成する終端制御回路７６を含む。
【０１１４】
内部回路７４が、メモリ回路の場合、この出力制御信号ＺＯＴＨおよびＯＴＬは、内部読出データと出力制御信号との合成信号として生成する。パッド５は、信号を入力する入力パッドとして用いられる場合には、そのパッド５を介して主制御回路７２に内部回路７４へ、それぞれ所定の信号／データが与えられる。出力パッドおよび入力パッドは別々に設けられている場合には、図示しない入力パッドを介してこれらの主制御回路７２および内部回路７１へ、信号／データが与えられる。
【０１１５】
終端制御回路７６は、この半導体回路装置７０が用いられるバスの使用条件に応じて、その終端制御信号ＺＴＥＲＭおよびＴＥＲＭの状態を変化させる。
【０１１６】
図１７に示す出力回路１において、オープンドレイン型の出力回路が設けられ、プルダウントランジスタ４のみが配置されてもよい。終端回路１０は、図９から図１６に示す構成のいずれの構成を備えてもよい。また、終端回路１０に対して、電源電圧および／または接地電圧が、出力回路１と同一端子を介して与えられてもよく、また、異なる端子を介して印加されてもよい。
【０１１７】
以上のように、この発明の実施の形態２に従えば、共通の配線を介して終端回路および出力回路を接続し、かつ終端回路を、パッドに対し、出力回路よりも遠方に配置している。したがって、この配線の寄生容量および寄生抵抗によりローパスフィルタが形成され、サージを緩和することができる。これにより、終端回路のトランジスタのドレイン抵抗を低減することができ、ドレインコンタクト−ゲート電極間距離を低減でき、このドレインコンタクトーゲート電極間距離を設計最小寸法に設定することができる。応じて、信号／データの出力部のレイアウト面積を低減することができる。
【０１１８】
なお、ゲート電極とドレインコンタクト間の距離は、ＭＯＳトランジスタのドレインノードが内部ノードに接続する部分からドレイン領域がチャネル領域と接触する部分との間の距離に相当する。ＭＯＳトランジスタにおいては、通常、ドレイン領域のゲート電極直下部において、ドレイン高電界が発生する。このドレインとチャネルとの境界部までに信号電荷が伝播する距離を調整することによりサージ発生時のドレイン高電界を緩和することができる。従って、ドレインコンタクトとゲート電極との間の距離は、平面レイアウトで見たときの距離である。
【０１１９】
なお、上述の構成においては、出力回路はＭＯＳトランジスタで構成されている。しかしながら、出力回路がバイポーラトランジスタで構成されている場合においても、ドレインをコレクタで置換し、ゲートをベースで置換することにより、同様の効果を得ることができる。
【０１２０】
【発明の効果】
以上のように、この発明に従えば、内部信号に従って出力ノードを駆動する第１の出力トランジスタの一方導通ノードと制御電極間の距離よりも、終端トランジスタの一方導通ノードと制御電極の間の距離を短くしている。したがって、終端回路のレイアウト面積を低減することができ、終端回路を内蔵する半導体装置を、レイアウト面積を増大させることなく実現することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体装置の構成を示す図である。
【図２】 図１に示す半導体装置の平面レイアウトを概略的に示す図である。
【図３】 この発明の実施の形態１の変更例１の平面レイアウトを概略的に示す図である。
【図４】 図３に示すレイアウトの電気的等価回路を示す図である。
【図５】 この発明の実施の形態１の変更例２の平面レイアウトを概略的に示す図である。
【図６】 図５に示す平面レイアウトの電気的等価回路を示す図である。
【図７】 この発明の実施の形態１の変更例３の平面レイアウトを概略的に示す図である。
【図８】 図７に示すレイアウトの電気的等価回路を示す図である。
【図９】 この発明の実施の形態２に従う半導体装置の構成を示す図である。
【図１０】 図９に示す回路の平面レイアウトを概略的に示す図である。
【図１１】 この発明の実施の形態２の変更例１の構成を示す図である。
【図１２】 図１１に示す回路の平面レイアウトを概略的に示す図である。
【図１３】 この発明の実施の形態２の変更例２の構成を示す図である。
【図１４】 図１３に示す回路の平面レイアウトを概略的に示す図である。
【図１５】 この発明の実施の形態２の変更例３の構成を概略的に示す図である。
【図１６】 図１５に示す回路の平面レイアウトを概略的に示す図である。
【図１７】 この発明に従う半導体装置の全体の構成を概略的に示す図である。
【符号の説明】
１ 出力回路、２ａ，２ｂ ＭＯＳトランジスタ、２ プルアップトランジスタ、３ 出力ノード、４ａ，４ｂ ＭＯＳトランジスタ、４ プルダウントランジスタ、５ パッド、１０ 終端回路、１１ａ，１１ｂ ＭＯＳトランジスタ、１２ 終端ノード、１３，１４ 抵抗素子、１５ａ，１５ｂ ＭＯＳトランジスタ、ＰＤａ，ＰＤｂ，ＮＤａ，ＮＤｂ ドレイン不純物領域、２１ａ，２１ｂ，２１ｃ，２１ｄ ドレインコンタクト、２２ａ−２２ｈ ゲート電極、５０ 配線。

Claims (22)

1. パッド、
   前記パッドに接続され、内部信号に従って前記パッドを駆動する第１の出力トランジスタ、
   前記パッドに接続される一端を有する第１の抵抗素子、および
   前記パッドと前記第１の抵抗素子の一端とを接続する第１の配線を備え、前記第１の出力トランジスタのドレインは、前記第１の配線において、前記パッドから前記第１の抵抗素子の一端に向かう間で前記第１の配線と接続され、さらに
   前記第１の抵抗素子の他方端と第１の電源ノードとの間に接続され、動作モード指示信号に従って選択的に導通状態とされる第１の終端トランジスタを備え、前記第１の終端トランジスタの制御電極とドレインコンタクトとの間の距離は、前記第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短い、半導体装置。
2. 動作時、前記内部信号に対応する信号に従って前記第１の出力トランジスタと相補的に前記パッドを駆動する第２の出力トランジスタをさらに備え、前記第１の終端トランジスタの前記制御電極と前記ドレインコンタクトと間の距離は、前記第２の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短い、請求項１記載の半導体装置。
3. 前記パッドに接続される一方端を有する第２の抵抗素子と、
   前記第２の抵抗素子の他方端と第２の電源ノードとの間に接続され、前記動作モード指示信号に従って選択的に導通状態とされる第２の終端トランジスタとをさらに備え、前記第２の終端トランジスタの制御電極とドレインコンタクトとの間の距離は、前記第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短い、請求項１記載の半導体装置。
4. 動作時、前記内部信号に対応する信号に従って前記第１の出力トランジスタと相補的に前記パッドを駆動する第２の出力トランジスタと、
   前記パッドに接続される一端を有する第２の抵抗素子と、
   前記第２の抵抗素子の他方端と第２の電源ノードとの間に接続され、前記動作モード指示信号に従って選択的に導通状態とされる第２の終端トランジスタとをさらに備え、前記第２の終端トランジスタの制御電極とドレインコンタクトとの間の距離は、前記第１および第２の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短い、請求項１記載の半導体装置。
5. 前記第１の終端トランジスタは、ドレインを共有する２つのトランジスタを含む、請求項１記載の半導体装置。
6. 前記第１の終端トランジスタの前記制御電極と前記ドレインコンタクトの間の距離は最小設計寸法に設定される、請求項１記載の半導体装置。
7. パッド、
   前記パッドに接続され、内部信号に従って前記パッドを駆動する第１の出力トランジスタ、
   第１の端部と第２の端部とを有する終端抵抗、
   前記パッドと前記終端抵抗の第１の端部とを接続する配線、および、
   前記終端抵抗の第２の端部と電源ノードとの間に接続され、終端動作活性化信号に従って導通する第１の終端トランジスタを備え、
   第１の終端トランジスタの制御電極とドレインコンタクトとの間の距離は、前記第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離より短く、
   前記第１の出力トランジスタのドレインは、前記配線において、前記パッドから前記終端抵抗の第１の端部に向かう間で前記配線と接続される、半導体装置。
8. 内部信号に従い前記パッドを駆動し、そのドレインおよびドレインコンタクトを前記第１の出力トランジスタのものと共有する第２の出力トランジスタ、および、
   前記終端抵抗の第２の端部と前記電源ノードとの間に接続され、終端動作活性化信号に 従って導通し、そのドレインおよびドレインコンタクトを前記第１の終端トランジスタのものと共有する第２の終端トランジスタを、さらに備え、
   第１の終端トランジスタの制御電極とドレインコンタクトとの間の距離及び第２の終端トランジスタの制御電極とドレインコンタクトとの間の距離の各々は、
   第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離及び第２の出力トランジスタの制御電極とドレインコンタクトとの間の距離の双方よりも短い、請求項７記載の半導体装置。
9. メモリ回路、
   パッド、
   前記パッドに接続される入力回路、
   前記パッドに接続された第１のＰチャネル出力トランジスタと前記パッドに接続された第１のＮチャネル出力トランジスタとを含み、前記メモリ回路からの読出されたデータに従って前記パッドを駆動する出力回路、
   前記パッドに対して設けられ、終端抵抗と前記終端抵抗を介して前記パッドに接続され終端回路活性化信号に従って導通する終端スイッチングトランジスタとを含む終端回路、および
   前記パッドと前記終端回路の前記終端抵抗とを接続する第１の配線を備え、前記第１のＰチャネル出力トランジスタのドレインは、前記第１の配線において、前記パッドから前記終端回路に向かう間で前記第１の配線と接続され、
   前記終端スイッチングトランジスタは、前記第１のＰチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりもゲートとドレインコンタクトとの間の距離が短い第１のＰチャネルトランジスタと、前記第１のＮチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりもゲートとドレインコンタクトとの間の距離が短い第１のＮチャネルトランジスタとを含む、半導体装置。
10. 前記終端スイッチングトランジスタは、前記第１のＰチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりもゲートとドレインコンタクトとの間の距離が短い第２のＰチャネルトランジスタと、前記第１のＮチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりもゲートとドレインコンタクトとの間の距離が短い第２のＮチャネルトランジスタとを含み、
    前記第１のＰチャネルトランジスタと第２のＰチャネルトランジスタはドレインおよびドレインコンタクトを共有し、
    前記第１のＮチャネルトランジスタと第２のＮチャネルトランジスタはドレインおよびドレインコンタクトを共有する、請求項９記載の半導体装置。
11. 前記終端回路活性化信号を発生する終端制御回路をさらに備える、請求項１０記載の半導体装置。
12. 装置外部から与えられる制御信号に応答して、前記メモリ回路の動作制御を行う主制御回路をさらに備え、前記終端制御回路は前記主制御回路に応動する、請求項１１記載の半導体装置。
13. パッド、
    第１の電圧ノードと前記パッドとの間に接続され、内部信号に従って前記パッドを駆動する第１のＰチャネル出力トランジスタ、
    第２の電圧ノードと前記パッドとの間に接続され、内部信号に従って前記パッドを駆動する第１のＮチャネル出力トランジスタ、
    一端が前記パッドに接続される第１の終端抵抗素子、
    前記第１の終端抵抗素子の他方端と前記第１の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が前記第１のＰチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりも短い第１のＰチャネルトランジスタ、
    一端が前記パッドに接続される第２の終端抵抗素子、および
    前記第２の終端抵抗素子の他方端と前記第２の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が前記第１のＮチャネル出力トランジスタのゲート とドレインコンタクトとの間の距離よりも短い第１のＮチャネルトランジスタ、および
    前記パッドと前記第１の終端抵抗素子の一端とを接続する第１の配線を備え、前記第１のＰチャネル出力トランジスタのドレインは、前記第１の配線において、前記パッドから前記第１の終端抵抗素子の一端に向かう間で前記第１の配線と接続される、半導体装置。
14. さらに、前記第１の終端抵抗素子の他方端と前記第１の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が前記第１のＰチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりも短い第２のＰチャネルトランジスタ、および
    前記第２の終端抵抗素子の他方端と前記第２の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が前記第１のＮチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりも短い第２のＮチャネルトランジスタを有し、
    前記第１のＰチャネルトランジスタと第２のＰチャネルトランジスタはドレインおよびドレインコンタクトを共有し、
    前記第１のＮチャネルトランジスタと第２のＮチャネルトランジスタはドレインおよびドレインコンタクトを共有する、請求項１３記載の半導体装置。
15. 第１の電源電圧を前記第１の電圧ノードに供給する第１の電源端子と、
    前記第２の電圧ノードに第２の電源電圧を供給する第２の電源端子とをさらに備える、請求項１４記載の半導体装置。
16. 前記パッドに接続される入力回路と、
    前記入力回路から入力されるデータを記憶するメモリ回路とをさらに備え、
    前記内部信号は前記メモリ回路から読出されたデータを含む、請求項１４記載の半導体装置。
17. メモリ回路、
    前記メモリ回路から読出されたデータを出力するパッド、
    その領域上に配置される第１のコンタクトを介して第１の電源に結合される第１の不純物領域と、その領域上に配置される第２のコンタクトを介して前記パッドに結合される第２の不純物領域と、前記第１および第２の不純物領域の間に配置され前記メモリ回路から読出されたデータに応じた内部信号を受ける第１のゲート電極とを有する第１のＮチャネルトランジスタ、
    その領域上に配置される第３のコンタクトを介して第２の電源に結合される第３の不純物領域と、その領域上に配置される第４のコンタクトを介して前記パッドに結合される第４の不純物領域と、前記第３および第４の不純物領域の間に配置され、前記メモリ回路から読出されたデータに応じた内部信号を受ける第２のゲート電極とを有する第１のＰチャネルトランジスタ、
    一端が前記パッドに接続される第１の終端抵抗素子、
    一端が前記パッドに接続される第２の終端抵抗素子、
    その領域上に配置される第５のコンタクトを介して前記第１の電源に結合される第５の不純物領域と、その領域上に配置される第６のコンタクトを介して前記第１の終端抵抗素子の他方端に結合される第６の不純物領域と、前記第５および第６の不純物領域の間に配置されかつ終端動作活性化信号を受ける第３のゲート電極とを有し、前記第６のコンタクトと前記第３のゲート電極との間の距離が前記第２のコンタクトと前記第１のゲート電極との間の距離よりも短い第２のＮチャネルトランジスタ、
    その領域上に配置される第７のコンタクトを介して前記第２の電源に結合される第７の不純物領域と、その領域上に配置される第８のコンタクトを介して前記第２の終端抵抗素子の他方端に結合される第８の不純物領域と、前記第７および第８の不純物領域の間に配置されかつ終端動作活性化信号を受ける第４のゲート電極とを有し、前記第８のコンタクトと前記第４のゲート電極との間の距離が前記第４のコンタクトと前記第２のゲート電極との間の距離よりも短い第２のＰチャネルトランジスタ、および
    前記第１の終端抵抗素子の一端と前記パッドを接続する第１の配線を備え、前記第２の 不純物領域は、前記第２のコンタクトを介して前記第１の配線に前記パッドと前記第１の終端抵抗素子の一端の間で接続される、半導体装置。
18. さらに、その領域上に配置される第９のコンタクトを介して前記第１の電源に結合される第９の不純物領域と、前記第６の不純物領域と、前記第９および第６の不純物領域の間に配置されかつ終端動作活性化信号を受ける第５のゲート電極とを有し、前記第６のコンタクトと前記第５のゲート電極との間の距離が前記第２のコンタクトと前記第１のゲート電極との間の距離よりも短い第３のＮチャネルトランジスタ、
    その領域上に配置される第１０のコンタクトを介して前記第２の電源に接続される第１０の不純物領域と、前記第８の不純物領域と、前記第１０および第８の不純物領域の間に配置されかつ終端動作活性化信号を受ける第６のゲート電極とを有し、前記第８のコンタクトと前記第６のゲート電極との間の距離が前記第４のコンタクトと前記第２のゲート電極との間の距離よりも短い第３のＰチャネルトランジスタを備える、請求項１７記載の半導体装置。
19. 前記第３のゲート電極、第４のゲート電極、第５のゲート電極、および第６のゲート電極に供給される終端動作活性化信号を発生する終端制御回路をさらに備える、請求項１８記載の半導体装置。
20. 装置外部から与えられる制御信号に応答して、前記メモリ回路の動作制御を行う主制御回路をさらに備え、前記終端制御回路は前記主制御回路に応動する、請求項１９記載の半導体装置。
21. メモリ回路、
    前記メモリ回路から読出されたデータを出力するパッド、
    その領域上に配置される第１のコンタクトを介して第１の電源に結合される第１の不純物領域と、その領域上に配置される第２のコンタクトを介して前記パッドに結合される第２の不純物領域と、前記第１および第２の不純物領域の間に配置されかつ前記メモリ回路から読出されたデータに対応する内部信号を受ける第１のゲート電極とを有する第１のＮチャネルトランジスタ、
    一端が前記パッドに接続される終端抵抗素子、および
    前記終端抵抗素子の一端と前記パッドを接続する第１の配線を備え、前記第２の不純物領域は、前記第２のコンタクトを介して前記第１の配線に前記パッドと前記第１の終端抵抗素子の一端の間で接続され、さらに
    その領域上に配置される第３のコンタクトを介して第２の電源に結合される第３の不純物領域と、その領域上に配置される第４のコンタクトを介して前記終端抵抗素子の他方端に結合される第４の不純物領域と、前記第３および第４の不純物領域の間に配置されかつ終端動作活性化信号を受ける第２のゲート電極とを有し、前記第４のコンタクトと前記第２のゲート電極との間の距離が前記第２のコンタクトと前記第１のゲート電極との間の距離よりも短い第１のＰチャネルトランジスタを備える、半導体装置。
22. さらに、その領域上に配置される第５のコンタクトを介して前記第２の電源に結合される第５の不純物領域と、前記第４の不純物領域と、前記第５および第４の不純物領域の間に配置されかつ終端動作活性化信号を受ける第３のゲート電極とを有し、前記第４のコンタクトと前記第３のゲート電極との間の距離が前記第２のコンタクトと前記第１のゲート電極との間の距離よりも短い第２のＰチャネルトランジスタを備える、請求項２１記載の半導体装置。

Images