JPH0786509A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0786509A JPH0786509A JP5184459A JP18445993A JPH0786509A JP H0786509 A JPH0786509 A JP H0786509A JP 5184459 A JP5184459 A JP 5184459A JP 18445993 A JP18445993 A JP 18445993A JP H0786509 A JPH0786509 A JP H0786509A
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- Japan
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- signal line
- integrated circuit
- semiconductor integrated
- terminating resistor
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Abstract
(57)【要約】
【目的】半導体集積回路に関し、高速の信号を処理する
際における反射波の発生を防止した半導体集積回路を提
供することを目的とする。 【構成】入力素子６を介して入力信号線４を内部回路５
に接続する半導体集積回路２において、入力信号線４の
特性インピーダンスとマッチングする終端抵抗を半導体
集積回路２の内部に設けることで構成する。この終端抵
抗を、入力信号線４を電源ライン７に接続する終端抵抗
（Ａ）８と、入力信号線４をグランドライン９に接続す
る終端抵抗（Ｂ）１０とから構成し、この終端抵抗
（Ａ）８と終端抵抗（Ｂ）１０の並列合成抵抗値が入力
信号線４の特性インピーダンスとマッチングするように
してもよい。
際における反射波の発生を防止した半導体集積回路を提
供することを目的とする。 【構成】入力素子６を介して入力信号線４を内部回路５
に接続する半導体集積回路２において、入力信号線４の
特性インピーダンスとマッチングする終端抵抗を半導体
集積回路２の内部に設けることで構成する。この終端抵
抗を、入力信号線４を電源ライン７に接続する終端抵抗
（Ａ）８と、入力信号線４をグランドライン９に接続す
る終端抵抗（Ｂ）１０とから構成し、この終端抵抗
（Ａ）８と終端抵抗（Ｂ）１０の並列合成抵抗値が入力
信号線４の特性インピーダンスとマッチングするように
してもよい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に高速の信号を処理する際における反射波の発生
を防止した半導体集積回路に関するものである。
し、特に高速の信号を処理する際における反射波の発生
を防止した半導体集積回路に関するものである。
【０００２】
【従来の技術】図５は、半導体集積回路の入力部の構成
を示したものである。伝送線路２４が接続される入力バ
ッファ等の入力素子２５の入力端子に対して、電源（Ｖ
cc）ラインとの間に終端抵抗（Ａ）２６を接続し、グラ
ンド（ＳＧ）ラインとの間に終端抵抗（Ｂ）２７を接続
する。これによって、伝送線路２４の持つ特性インピー
ダンスの値と、入力素子２５の入力端子のインピーダン
スとをマッチングさせて、高速信号の伝送時における反
射の発生を防止する。
を示したものである。伝送線路２４が接続される入力バ
ッファ等の入力素子２５の入力端子に対して、電源（Ｖ
cc）ラインとの間に終端抵抗（Ａ）２６を接続し、グラ
ンド（ＳＧ）ラインとの間に終端抵抗（Ｂ）２７を接続
する。これによって、伝送線路２４の持つ特性インピー
ダンスの値と、入力素子２５の入力端子のインピーダン
スとをマッチングさせて、高速信号の伝送時における反
射の発生を防止する。
【０００３】図６は、従来の半導体集積回路における終
端抵抗の実装配置を示したものである。プリント板上に
配置された半導体集積回路２９の周辺に、多数の終端抵
抗３０を配置して、それぞれの入力端子に接続する。
端抵抗の実装配置を示したものである。プリント板上に
配置された半導体集積回路２９の周辺に、多数の終端抵
抗３０を配置して、それぞれの入力端子に接続する。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
における終端方式は、図６に示すようにプリント板上に
配置された抵抗によって終端を行うように構成されてい
るため、実装面積が大きくなることを避けられないとい
う問題があった。例えば３２ビットのバスラインを終端
する場合には、３２×２＝６４個の終端用抵抗を必要と
するので、終端用抵抗を実装するために必要なＰＷＢ面
積が非常に大きくなる。
における終端方式は、図６に示すようにプリント板上に
配置された抵抗によって終端を行うように構成されてい
るため、実装面積が大きくなることを避けられないとい
う問題があった。例えば３２ビットのバスラインを終端
する場合には、３２×２＝６４個の終端用抵抗を必要と
するので、終端用抵抗を実装するために必要なＰＷＢ面
積が非常に大きくなる。
【０００５】また半導体集積回路と終端抵抗との距離が
大きくなると、その間において反射が発生するという問
題がある。図７は、従来の半導体集積回路における反射
波の発生を説明するものである。図６に示されるように
終端抵抗をプリント板上に、半導体集積回路と離して配
置した場合、終端抵抗（Ａ）２６，終端抵抗（Ｂ）２７
と入力素子２５との距離が大きくなるため、この間にお
いて反射波を生じることが示されている。
大きくなると、その間において反射が発生するという問
題がある。図７は、従来の半導体集積回路における反射
波の発生を説明するものである。図６に示されるように
終端抵抗をプリント板上に、半導体集積回路と離して配
置した場合、終端抵抗（Ａ）２６，終端抵抗（Ｂ）２７
と入力素子２５との距離が大きくなるため、この間にお
いて反射波を生じることが示されている。
【０００６】これに対して、特開平１−２１２４６２号
公報に示された技術においては、ゲート回路の出力部か
ら導出された出力信号配線に寄生する負荷に対して、直
列に抵抗体を接続することによって、出力インピーダン
スに占める配線容量成分の割合を減少させて、動作速度
を向上させることが示されている。しかしながらこのよ
うな方法によっては、半導体集積回路の入力側のインピ
ーダンス不整合に基づく反射の防止に対しては、効果を
期待することはできない。
公報に示された技術においては、ゲート回路の出力部か
ら導出された出力信号配線に寄生する負荷に対して、直
列に抵抗体を接続することによって、出力インピーダン
スに占める配線容量成分の割合を減少させて、動作速度
を向上させることが示されている。しかしながらこのよ
うな方法によっては、半導体集積回路の入力側のインピ
ーダンス不整合に基づく反射の防止に対しては、効果を
期待することはできない。
【０００７】
【発明の目的】本発明は、このような従来技術の課題を
解決しようとするものであって、半導体集積回路におい
て終端抵抗を内蔵することによって、入力信号線の持つ
特性インピーダンスとのインピーダンス・マッチングを
とって、反射の発生を防止することを目的としている。
解決しようとするものであって、半導体集積回路におい
て終端抵抗を内蔵することによって、入力信号線の持つ
特性インピーダンスとのインピーダンス・マッチングを
とって、反射の発生を防止することを目的としている。
【０００８】
【課題を解決するための手段】本発明は、次のような手
段によって、前述した目的を達成しようとするものであ
る。 (1)．入力素子を介して入力信号線を内部回路に接続す
る半導体集積回路において、入力信号線の特性インピー
ダンスと入力素子の入力インピーダンスとをマッチング
する終端抵抗をこの半導体集積回路の内部に設ける。
段によって、前述した目的を達成しようとするものであ
る。 (1)．入力素子を介して入力信号線を内部回路に接続す
る半導体集積回路において、入力信号線の特性インピー
ダンスと入力素子の入力インピーダンスとをマッチング
する終端抵抗をこの半導体集積回路の内部に設ける。
【０００９】(2)．上記(1)において、終端抵抗が、入力
信号線を電源ラインに接続する終端抵抗Ａと、入力信号
線をグランドラインに接続する終端抵抗Ｂとからなり、
この終端抵抗Ａと終端抵抗Ｂの並列合成抵抗値が、入力
信号線の特性インピーダンスとマッチングするようにす
る。
信号線を電源ラインに接続する終端抵抗Ａと、入力信号
線をグランドラインに接続する終端抵抗Ｂとからなり、
この終端抵抗Ａと終端抵抗Ｂの並列合成抵抗値が、入力
信号線の特性インピーダンスとマッチングするようにす
る。
【００１０】(3)．パッケージ内において入力素子を含
むＬＳＩチップに入力側の信号ラインを接続する半導体
集積回路において、信号ラインとＬＳＩチップに対する
電源層とを接続する抵抗チップＡと、信号ラインとＬＳ
Ｉチップに対するグランド層とを接続する抵抗チップＢ
とをパッケージ内に設け、この抵抗チップＡと抵抗チッ
プＢとの並列合成抵抗値を信号ラインの特性インピーダ
ンスとマッチングするように設定する。
むＬＳＩチップに入力側の信号ラインを接続する半導体
集積回路において、信号ラインとＬＳＩチップに対する
電源層とを接続する抵抗チップＡと、信号ラインとＬＳ
Ｉチップに対するグランド層とを接続する抵抗チップＢ
とをパッケージ内に設け、この抵抗チップＡと抵抗チッ
プＢとの並列合成抵抗値を信号ラインの特性インピーダ
ンスとマッチングするように設定する。
【００１１】
【作用】(1)．入力素子６を介して入力信号線４を内部
回路５に接続するように構成されている半導体集積回路
２の内部に、入力信号線４の特性インピーダンスとマッ
チングする終端抵抗を設けるので、入力信号線４におけ
る反射の発生を防止することができ、従って、入力信号
におけるリンギングの発生を抑制することが可能とな
る。
回路５に接続するように構成されている半導体集積回路
２の内部に、入力信号線４の特性インピーダンスとマッ
チングする終端抵抗を設けるので、入力信号線４におけ
る反射の発生を防止することができ、従って、入力信号
におけるリンギングの発生を抑制することが可能とな
る。
【００１２】(2)．この場合、終端抵抗を、入力信号線
４を電源ライン７に接続する終端抵抗（Ａ）８と、入力
信号線４をグランドライン９に接続する終端抵抗（Ｂ）
１０とから構成し、この終端抵抗（Ａ）８と終端抵抗
（Ｂ）１０の並列合成抵抗値が入力信号線４の特性イン
ピーダンスとマッチングするようにしてもよく、これに
よって、入力信号のハイレベルとローレベルとに対し
て、均等なバイアスを入力素子６に与えることができ
る。
４を電源ライン７に接続する終端抵抗（Ａ）８と、入力
信号線４をグランドライン９に接続する終端抵抗（Ｂ）
１０とから構成し、この終端抵抗（Ａ）８と終端抵抗
（Ｂ）１０の並列合成抵抗値が入力信号線４の特性イン
ピーダンスとマッチングするようにしてもよく、これに
よって、入力信号のハイレベルとローレベルとに対し
て、均等なバイアスを入力素子６に与えることができ
る。
【００１３】(3)．入力素子を含むＬＳＩチップ１１に
信号ライン１２を接続する半導体集積回路パッケージ２
０内に、信号ライン１２とＬＳＩチップ１１に対する電
源層１９とを接続する抵抗チップ（Ａ）２１と、信号ラ
イン１２とＬＳＩチップ１１に対するグランド層１７と
を接続する抵抗チップ（Ｂ）２２とを設けて、この抵抗
チップ（Ａ）２１と抵抗チップ（Ｂ）２２との並列合成
抵抗値が、信号ライン１２の特性インピーダンスとマッ
チングするようにするので、(1) の場合と同様に、信号
ライン１２における反射の発生を防止することができ、
従って、入力信号におけるリンギングの発生を抑制する
ことが可能となる。
信号ライン１２を接続する半導体集積回路パッケージ２
０内に、信号ライン１２とＬＳＩチップ１１に対する電
源層１９とを接続する抵抗チップ（Ａ）２１と、信号ラ
イン１２とＬＳＩチップ１１に対するグランド層１７と
を接続する抵抗チップ（Ｂ）２２とを設けて、この抵抗
チップ（Ａ）２１と抵抗チップ（Ｂ）２２との並列合成
抵抗値が、信号ライン１２の特性インピーダンスとマッ
チングするようにするので、(1) の場合と同様に、信号
ライン１２における反射の発生を防止することができ、
従って、入力信号におけるリンギングの発生を抑制する
ことが可能となる。
【００１４】
【実施例】以下、本発明の実施例（１）を図１ないし図
３に基づいて説明する。図１は本発明の一実施例の回路
図を示したものである。この実施例は、入力素子６を介
して入力信号線４を内部回路５に接続する半導体集積回
路２において、入力信号線４の特性インピーダンスとマ
ッチングする終端抵抗をこの半導体集積回路２の内部に
設けたものである。
３に基づいて説明する。図１は本発明の一実施例の回路
図を示したものである。この実施例は、入力素子６を介
して入力信号線４を内部回路５に接続する半導体集積回
路２において、入力信号線４の特性インピーダンスとマ
ッチングする終端抵抗をこの半導体集積回路２の内部に
設けたものである。
【００１５】送信ＩＣ１と本発明の半導体集積回路２に
おける入力端子３とは、入力信号線４を介して接続さ
れ、入力端子３と内部回路５とはバッファ等からなる入
力素子６を経て接続されている。さらに、入力端子３と
電源（Ｖcc）ライン７との間には、終端抵抗（Ａ）８が
接続されるとともに、入力端子３とグランドライン９と
の間には終端抵抗（Ｂ）１０が接続されている。終端抵
抗（Ａ）８と終端抵抗（Ｂ）１０とは、その並列合成抵
抗値が入力信号線４の特性インピーダンスとマッチング
する値に選ばれている。
おける入力端子３とは、入力信号線４を介して接続さ
れ、入力端子３と内部回路５とはバッファ等からなる入
力素子６を経て接続されている。さらに、入力端子３と
電源（Ｖcc）ライン７との間には、終端抵抗（Ａ）８が
接続されるとともに、入力端子３とグランドライン９と
の間には終端抵抗（Ｂ）１０が接続されている。終端抵
抗（Ａ）８と終端抵抗（Ｂ）１０とは、その並列合成抵
抗値が入力信号線４の特性インピーダンスとマッチング
する値に選ばれている。
【００１６】送信ＩＣ１から出力された信号は、入力信
号線４を経て入力素子６に入力される。いま、終端抵抗
（Ａ）８，終端抵抗（Ｂ）１０がない場合には、インピ
ーダンス・ミスマッチングに基づく反射を生じる。
号線４を経て入力素子６に入力される。いま、終端抵抗
（Ａ）８，終端抵抗（Ｂ）１０がない場合には、インピ
ーダンス・ミスマッチングに基づく反射を生じる。
【００１７】図２は、入力信号波形の例（１）を示した
ものであって、インピーダンスのマッチングがとれてい
ない場合を示している。この場合は、入力端子部におけ
るインピーダンス・ミスマッチングに基づく反射によっ
て、信号波形に図中Ａで示すようなオーバーシュートと
Ｂで示すようなアンダーシュートとからなる、リンギン
グを生じることが示されている。
ものであって、インピーダンスのマッチングがとれてい
ない場合を示している。この場合は、入力端子部におけ
るインピーダンス・ミスマッチングに基づく反射によっ
て、信号波形に図中Ａで示すようなオーバーシュートと
Ｂで示すようなアンダーシュートとからなる、リンギン
グを生じることが示されている。
【００１８】これに対して、本発明の半導体集積回路で
は、終端抵抗（Ａ）８，終端抵抗（Ｂ）１０を設けて、
その並列合成抵抗値を入力信号線４の特性インピーダン
スとマッチングする値にしたので、インピーダンス・ミ
スマッチングに基づく反射を防止することができる
は、終端抵抗（Ａ）８，終端抵抗（Ｂ）１０を設けて、
その並列合成抵抗値を入力信号線４の特性インピーダン
スとマッチングする値にしたので、インピーダンス・ミ
スマッチングに基づく反射を防止することができる
【００１９】図３は、入力信号波形の例（２）を示した
ものであって、インピーダンスのマッチングがとれてい
る場合を示している。この場合は、入力端子部において
インピーダンスのマッチングがとれているので、反射が
防止される結果、図示のようにオーバーシュートもアン
ダーシュートもなく、リンギングのない入力信号波形を
得ることができる。
ものであって、インピーダンスのマッチングがとれてい
る場合を示している。この場合は、入力端子部において
インピーダンスのマッチングがとれているので、反射が
防止される結果、図示のようにオーバーシュートもアン
ダーシュートもなく、リンギングのない入力信号波形を
得ることができる。
【００２０】以下、本発明の実施例（２）を図４に基づ
いて説明する。図４は、本発明の他の実施例の構成を示
したものである。この実施例は、パッケージ２０内にお
いて入力素子を含むＬＳＩチップ１１に信号ライン１２
を接続する半導体集積回路において、信号ライン１２と
ＬＳＩチップ１１に対する電源層１９とを接続する抵抗
チップ（Ａ）２１と、信号ライン１２とＬＳＩチップ１
１に対するグランド層１７とを接続する抵抗チップＢ２
２とをパッケージ２０内に設け、この抵抗チップ（Ａ）
２１と抵抗チップ（Ｂ）２２との並列合成抵抗値が、信
号ライン１２の特性インピーダンスとマッチングするよ
うに設定したものである。
いて説明する。図４は、本発明の他の実施例の構成を示
したものである。この実施例は、パッケージ２０内にお
いて入力素子を含むＬＳＩチップ１１に信号ライン１２
を接続する半導体集積回路において、信号ライン１２と
ＬＳＩチップ１１に対する電源層１９とを接続する抵抗
チップ（Ａ）２１と、信号ライン１２とＬＳＩチップ１
１に対するグランド層１７とを接続する抵抗チップＢ２
２とをパッケージ２０内に設け、この抵抗チップ（Ａ）
２１と抵抗チップ（Ｂ）２２との並列合成抵抗値が、信
号ライン１２の特性インピーダンスとマッチングするよ
うに設定したものである。
【００２１】図４は、パッケージ化された半導体集積回
路の横断面を示している。１１はＬＳＩチップであっ
て、図１における内部回路５と、各信号入力に対する入
力素子６とを含んでいる。信号ライン１２は入力信号線
を構成し、ワイヤボンディング１４を介して、ＬＳＩチ
ップ１１と接続されている。信号ライン１３は出力信号
線を構成し、ワイヤボンディング１５を介して、ＬＳＩ
チップ１１と接続されている。
路の横断面を示している。１１はＬＳＩチップであっ
て、図１における内部回路５と、各信号入力に対する入
力素子６とを含んでいる。信号ライン１２は入力信号線
を構成し、ワイヤボンディング１４を介して、ＬＳＩチ
ップ１１と接続されている。信号ライン１３は出力信号
線を構成し、ワイヤボンディング１５を介して、ＬＳＩ
チップ１１と接続されている。
【００２２】さらにＬＳＩチップ１１に対して、グラン
ドラインを形成するグランド層１７が絶縁層１６を介し
て設けられるとともに、電源ラインを形成する電源層１
９がグランド層１７に対して絶縁層１８を介して設けら
れている。これらの全体は、絶縁物からなるパッケージ
２０に収容されるとともに、複数の信号ラインがパッケ
ージ２０の両側に整列されている。２０は終端抵抗
（Ａ）を構成する抵抗チップであって、信号ライン１２
と電源層１９との間に接続されている。また２２は終端
抵抗（Ｂ）を構成する抵抗チップであって、信号ライン
１２とグランド層１７との間に接続されている。
ドラインを形成するグランド層１７が絶縁層１６を介し
て設けられるとともに、電源ラインを形成する電源層１
９がグランド層１７に対して絶縁層１８を介して設けら
れている。これらの全体は、絶縁物からなるパッケージ
２０に収容されるとともに、複数の信号ラインがパッケ
ージ２０の両側に整列されている。２０は終端抵抗
（Ａ）を構成する抵抗チップであって、信号ライン１２
と電源層１９との間に接続されている。また２２は終端
抵抗（Ｂ）を構成する抵抗チップであって、信号ライン
１２とグランド層１７との間に接続されている。
【００２３】図４に示された半導体集積回路において
は、終端抵抗を構成する抵抗チップ２１，２２の並列合
成抵抗値を信号ライン１２の特性インピーダンスとマッ
チングする値にするとともに、それぞれが半導体集積回
路内部の入力端子部に設けられているので、ＬＳＩチッ
プ１１との距離が十分短く、従って反射波の発生を完全
に抑圧することができる。
は、終端抵抗を構成する抵抗チップ２１，２２の並列合
成抵抗値を信号ライン１２の特性インピーダンスとマッ
チングする値にするとともに、それぞれが半導体集積回
路内部の入力端子部に設けられているので、ＬＳＩチッ
プ１１との距離が十分短く、従って反射波の発生を完全
に抑圧することができる。
【００２４】
【発明の効果】以上説明したように本発明によれば、半
導体集積回路において、入力側に終端抵抗を内蔵して、
そのインピーダンスの合成値を入力信号線の特性インピ
ーダンスとマッチングするように選定したので、入力信
号線における反射を防止することができる。また終端抵
抗と半導体集積回路とを近づけて配置するので、終端抵
抗から入力素子までの間における入力信号線で生じる反
射を防止することができる。従って本発明によれば、反
射に基づく入力信号波形のリンギングを防止して、装置
の誤動作を防止することができる。装置の誤動作を防止
導体集積回路において、入力側に終端抵抗を内蔵して、
そのインピーダンスの合成値を入力信号線の特性インピ
ーダンスとマッチングするように選定したので、入力信
号線における反射を防止することができる。また終端抵
抗と半導体集積回路とを近づけて配置するので、終端抵
抗から入力素子までの間における入力信号線で生じる反
射を防止することができる。従って本発明によれば、反
射に基づく入力信号波形のリンギングを防止して、装置
の誤動作を防止することができる。装置の誤動作を防止
【００２５】さらに本発明によれば、終端抵抗を半導体
集積回路に内蔵したので、半導体集積回路の実装面積を
小さくすることができ、従って半導体集積回路実装用の
プリント板のサイズをより小さくすることが可能とな
る。
集積回路に内蔵したので、半導体集積回路の実装面積を
小さくすることができ、従って半導体集積回路実装用の
プリント板のサイズをより小さくすることが可能とな
る。
【図１】本発明の実施例（１）の回路図である。
【図２】入力信号波形の例（１）を示す図である。
【図３】入力信号波形の例（２）を示す図である。
【図４】本発明の実施例（２）の構成を示す図である。
【図５】半導体集積回路の入力部の構成を示す図であ
る。
る。
【図６】従来の半導体集積回路における終端抵抗の実装
配置を示す図である。
配置を示す図である。
【図７】従来の半導体集積回路における反射波の発生を
説明する図である。
説明する図である。
２ 半導体集積回路 ４ 入力信号線 ５ 内部回路 ６ 入力素子 ７ 電源ライン ８ 終端抵抗Ａ ９ グランドライン １０ 終端抵抗Ｂ １１ ＬＳＩチップ １２ 信号ライン １７ グランド層 １９ 電源層 ２０ パッケージ ２１ 抵抗チップＡ ２２ 抵抗チップＢ
Claims (3)
- 【請求項１】 入力素子を介して入力信号線を内部回路
に接続する半導体集積回路において、 入力信号線の特性インピーダンスとマッチングする終端
抵抗を該半導体集積回路の内部に設けたことを特徴とす
る半導体集積回路。 - 【請求項２】 前記終端抵抗が、入力信号線を電源ライ
ンに接続する終端抵抗Ａと、入力信号線をグランドライ
ンに接続する終端抵抗Ｂとからなり、 該終端抵抗Ａと終端抵抗Ｂの並列合成抵抗値が入力信号
線の特性インピーダンスとマッチングすることを特徴と
する請求項１に記載の半導体集積回路。 - 【請求項３】 パッケージ内において入力素子を含むＬ
ＳＩチップに入力側の信号ラインを接続する半導体集積
回路において、 該信号ラインとＬＳＩチップに対する電源層とを接続す
る抵抗チップＡと、該信号ラインとＬＳＩチップに対す
るグランド層とを接続する抵抗チップＢとをパッケージ
内に設け、 該抵抗チップＡと抵抗チップＢとの並列合成抵抗値が信
号ラインの特性インピーダンスとマッチングするように
設定することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184459A JPH0786509A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184459A JPH0786509A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786509A true JPH0786509A (ja) | 1995-03-31 |
Family
ID=16153527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184459A Pending JPH0786509A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786509A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002058156A1 (fr) * | 2000-12-28 | 2002-07-25 | Niigata Seimitsu Co., Ltd. | Circuit integre a semi-conducteurs |
| US7106092B2 (en) | 2002-10-23 | 2006-09-12 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
| KR100627944B1 (ko) * | 2001-08-29 | 2006-09-22 | 자링크 세미컨덕터, 인크 | 통신시스템에서 서브밴드 에코 위치 탐지 및 더블토크검출 장치 및 방법 |
| JP2008054052A (ja) * | 2006-08-24 | 2008-03-06 | Toshiba Corp | 基準信号供給装置 |
| US11437351B2 (en) | 2020-09-09 | 2022-09-06 | Kioxia Corporation | Semiconductor device |
-
1993
- 1993-06-29 JP JP5184459A patent/JPH0786509A/ja active Pending
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