KR19980028554A - 패키지 접지단 패들의 근사적인 등가회로의 구조 - Google Patents

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Abstract

본 발명은 초고주파 모노리식 집적 회로의 실장에 사용되는 패키기 접지단 패들의 기생 성분을 나타내는 등가 회로에 관한 것으로, 각각의 단자로부터 출력되는 임피던스 성분을 하나의 공통 임피던스 성분으로 하고, 이 공통 임피던스를 접지 하도록 한 등가 회로 구조를 도입함으로써, 다운 본딩되는 금선의 수에 따라 기생성분의 표현을 쉽게 확장할 수 있는 패키지 접지단 패들의 근사적인 등가 회로에 관한 것이다.

Description

패키지 접지단 패들의 근사적인 등가회로의 구조
본 발명은 패키지 접지단 패들의 근사적인 등가회로의 구조에 관한 것으로, 특히 의미 있는 근사를 통하여 패들에 다운 본딩되는 금선의 수에 따라 쉽게 확장될 수 있는 패키지 접지단 패들의 근사적인 등가 회로에 관한 것이다.영항을 미치기 때문에 이를 정확하게 분석하는 것이 중요하다.
패키지 패들에 다운 본딩되는 금선이 많아질 경우 각 단자간의 기생 성분은 패들의 모양과 단자의 위치에 따라 다른 값들을 가지나 칩의 안정도 및 성능에 영향을 미치는 패들 접지단을 통한 간섭 현상은 단자와 접지 사이의 임피던스 성분에 반비례하고, 단자와 단자 사이의 임피던스 성분에 비례하므로 접지 구멍에서 가장 멀리 떨어진 서로 인접한 단자 사이에서 가장 큰 간섭 현상이 일어나게 된다. 모든 단자 사이에 이와 같은 최대의 간섭을 일으키는 임피던스 성분이 있는 것으로 가정할 경우, 가장 나쁜 환경에서 칩의 특성을 모사해 볼 수 있어 접지를 통한 간섭에 의한 칩 특성의 저하를 피할 수 있다. 그런데 모든 단자와 단자 사이, 단자와 접지 사이에 임피던스 성분이 있는 것으로 생각하는 종래의 등가 회로 구조로는 그 복잡성을 줄일 수 없는 단점이 있다.
따라서, 본 발명은 상기한 단점을 해결하기 위해 각각의 단자로부터 출력되는 임피던스 성분을 하나의 공통 임피던스 성분으로 하고, 이 공통 임피던스를 접지하도록 한 등가 회로 구조를 도입 함으로써, 다운 본딩되는 금선의 수에 따라 기생성분의 표현을 쉽게 확장할 수 있는 패키지 접지단 패들의 근사적인 등가 회로를 제공함에 그 목적이 있다. 상술한 목적을 달성하기 위한 본 발명은 초고주파 모노리식 집적 회로의 실장에 사용되는 패키지 접지단 패들의 기생 성분을 나타내는 등가 회로에 있어서, N개의 신호 단자와, 상기 N개의 신호 단자와 각각 연결된 N개의 임피던스 성분이 공통으로 묶여 또다른 N+1 번째의 임피던스 성분을 통해 접지되는 것을 특징으로 한다.
도 1은 패키지의 본딩 상태를 나타낸 구조도.도 5는 본 발명에 따른 패키지 접지단 패들의 N 단자 등가 회로의 구조도.
도면의 주요 부분에 대한 부호의 설명
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.접지단(105)이 금선(103)으로 패들 접지단(106) 위치에 다운본딩되어 있는 구조를 나타낸다. 또한, 패들위의 임의의 두 지점 사이에 일어나는 간섭 정도는 각 신호 단자와 접지 단자 사이의 임피던스에 비례하고, 두 신호 단자 사이의 임피던스에 반비례 하므로 접지 단자에서 가장 멀리 위치한 서로 인접한 신호 단자 사이에서 가장 큰 간섭이 일어나게 된다. 나머지 신호 단자 사이에는 이 보다 작은 간섭이 일어나게 된다. N개의 금선으로 다운 본딩되는 초고주파 모노리식 집적회로를 설계하는데 있어서 패키지 패들을 N(N+1)/2개의 정확한 임피던스 성분으로 표현하는 것이 어려울 경우 임의의 모든 두 신호 단자 간에 허용되는 최대의 간섭이 일어나는 것으로 가정하고 회로를 설계하는 것은 회로가 처해질 수 있는 가장 나쁜 경우를 가정하는 것으로 근사적으로 의미있는 방법이다.노드(552) 사이의 제 2 임피던스(521), 제 3 신호 단자(530)와 노드(552)사이의 제 3 임피던스(531), 제 N 신호 단자(540)와 노드(552) 사이의 제 N 임피던스(541) 및 접지 단자(550)와 노드(552) 사이의 제 N+1 임피던스(551)로 구성된다.커패시터(724), 제 3신호 단자(730)와 접지(740) 사이의 커패시터(734) 및 접지 단자(740)와 노드(750)사이의 인덕터(731) 및 저항(732)으로 구성된다.
상술한 바와 같이 본 발명에 의하면 초고주파 모노리식 집적회로를 설계하는데 있어서 패키지 접지단을 통한 내부 소자간의 간섭 현상을 보다 용이하게 모사할 수 있어 설계된 회로의 동작 가능성을 높일 수 있다.

Claims (3)

  1. 초고주파 모노리식 집적 회로의 실장에 사용되는 패키지 접지단 패들의 기생성분을 나타내는 등가 회로에 있어서, N개의 신호 단자와, 상기 N개의 신호 단자와 각각 연결된 N개의 임피던스 성분이 공통으로 묶여 또 다른 N+1 번째의 임피던스 성분을 통해 접지 되는 것을 특징으로 하는 패키지 접지단 패들의 근사적인 등가회로의 구조.
  2. 패키지 접지단 패들의 2 단자 등가 회로에 있어서, 제 1 신호 단자와 노드 간에 접속되는 제 1 임피던스와, 상기 노드와 제 2 신호 단자 간에 접속되는 제 2 임피던스와, 상기 노드와 접지 단자 간에 접속되는 제 3 임피던스로 구성된 것을 특징으로 하는 패키지 접지단 패들의 근사적인 등가회로의 구조.
  3. 패키지 접지단 패들의 2 단자 등가 회로를 이용한 패키지 접지단 패들의 3 단자 등가 회로에 있어서, 제 1 신호 단자 및 제 1 노드 간에 접속되는 인덕터 및 저항과, 제 2 신호 단자 및 상기 제 1 노드 간에 접속되는 인덕터 및 저항과, 제 3 신호 단자 및 상기 제 1 노드 간에 접속되는 인덕터 및 저항과, 상기 제 1 신호 단자 및 제 2 노드 간에 접속되는 커패시터와, 상기 제 2 신호 단자 및 상기 제 2 노드 간에 접속되는 커패시터와, 상기 제 3 신호 단자 및 상기 제 2 노드 간에 접속되는 커패시터와, 상기 제 1 신호 단자 및 접지 단자 간에 접속되는 커패시터와, 상기 제 1 신호 단자 및 접지 단자 간에 접속되는 커패시터와, 상기 제 3 신호 단자 및 접지 단자 간에 접속되는 커패시터와, 상기 접지 단자 및 상기 제 1 노드 간에 접속되는 인덕터 및 저항으로 구성된 것을 특징으로 하는 패키지 접지단 패들의 근사적인 등가회로의 구조.
KR1019960047659A 1996-10-23 1996-10-23 패키지 접지단 패들의 근사적인 등가회로의 구조 KR100204600B1 (ko)

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US6798313B2 (en) * 2001-06-04 2004-09-28 U.S. Monolithics, L.L.C. Monolithic microwave integrated circuit with bondwire and landing zone bias
US20070102529A1 (en) * 2005-11-08 2007-05-10 Macsema, Inc. Information devices
US7908118B2 (en) * 2005-11-14 2011-03-15 Macsema, Inc. System and methods for testing, monitoring, and replacing equipment
WO2007059173A2 (en) * 2005-11-14 2007-05-24 Macsema, Inc. Systems and methods for monitoring system performance
US20080106415A1 (en) * 2006-11-08 2008-05-08 Macsema, Inc. Information tag

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089878A (en) * 1989-06-09 1992-02-18 Lee Jaesup N Low impedance packaging
US5257411A (en) * 1991-08-08 1993-10-26 Motorola, Inc. Radio frequency switching device
US5430418A (en) * 1994-02-14 1995-07-04 At&T Corp. Power combiner/splitter
US5504423A (en) * 1994-11-01 1996-04-02 The Research Foundation Of State University Of New York Method for modeling interactions in multilayered electronic packaging structures
JP2630311B2 (ja) * 1995-06-15 1997-07-16 日本電気株式会社 半導体集積回路装置

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