KR100204600B1 - 패키지 접지단 패들의 근사적인 등가회로의 구조 - Google Patents

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Abstract

본 발명은 초고주파 모노리식 집적회로의 실장에 사용되는 패키지 접지단 패들의 기생성분을 나타내는 등가회로에 관한 것으로, 각각의 단자로부터 출력되는 임피던스 성분을 하나의 공통 임피던스 성분으로 하고, 이 공통 임피던스를 접지 하도록 한 등가회로 구조를 도입함으로써, 다운 본딩되는 금선의 수에 따라 기생성분의 표현을 쉽게 확장할 수 있는 패키지 접지단 패들의 근사적인 등가회로에 관한 것이다.

Description

패키지 접지단 패들의 근사적인 등가회로의 구조
본 발명은 패키지 접지단 패들의 근사적인 등가회로의 구조에 관한 것으로, 특히 의미있는 근사를 통하여 패들에 다운 본딩되는 금선의 수에 따라 쉽게 확장될 수 있는 패키지 접지단 패들의 근사적인 등가회로에 관한 것이다.
초고주파 모노리식 집적회로는 동작 주파수 영역이 상대적으로 높아 패키지 기상성분의 특성에 많은 영향을 받기 때문에 회로 설계시 이를 고려해야 한다. 특히 접지단을 통해 일어나는 회로 내부 소자간의 간섭 현상은 회로의 안정도 및 성능에 많은 영향을 미치기 때문에 이를 정확하게 분석하는 것이 중요하다.
종래의 패키지 패들의 등가회로를 이용하여 그 기생성분을 표현할 경우 칩으로부터 다운 본딩된 금선이 부착되는 단자들 사이의 가능한 임피던스 성분을 개별적으로 모두 고려하게 된다. 따라서, 패들에 다운 본딩되는 금선의 수가 많아지면 접지단 패들의 등가회로가 복잡해져서 그 모든 임피던스 성분의 값들을 구하기가 어렵게 되고, 회로 설계시에도 많은 노력과 시간이 필요하게 된다.
패키지 패들에 다운 본딩되는 금선이 많아질 경우 각 단자간의 기생성분은 패들의 모양과 단자의 위치에 따라 다른 값들을 가지나 칩의 안정도 및 성능에 영향을 미치는 패들 접지단을 통한 간섭 현상은 단자와 접지 사이의 임피던스 성분에 비례하고, 단자와 단자 사이의 임피던스 성분에 반비례 하므로 접지구멍에서 가장 멀리 떨어진 서로 인접한 단자 사이에서 가장 큰 간섭 현상이 일어나게 된다. 모든 단자 사이에 이와 같은 최대의 간섭을 일으키는 임피던스 성분이 있는 것으로 가정할 경우, 가장 나쁜 환경에서 칩의 특성을 모사해 볼 수 있어 접지를 통한 간섭에 의한 칩 특성의 저하를 피할 수 있다. 그런데 모든 단자와 단자 사이, 단자와 접지 사이에 임피던스 성분이 있는 것으로 생각하는 종래의 등가회로 구조로는 그 복잡성을 줄일 수 없는 단점이 있다.
따라서, 본 발명은 상기한 단점을 해결하기 위해 각각의 단자로부터 출력되는 임피던스 성분을 하나의 공통 임피던스 성분으로 하고, 이 공통 임피던스를 접지하도록 한 등가회로 구조를 도입함으로써, 다운 본딩되는 금선의 수에 따라 기생성분의 표현을 쉽게 확장할 수 있는 패키지 접지단 패들의 근사적인 등가회로를 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 초고주파 모노리식 집적회로의 실장에 사용되는 패키지 접지단 패들의 기생성분을 나타내는 등가회로에 있어서, N개의 신호단자와, 상기 N개의 신호단자와 각각 연결된 N개의 임피던스 성분이 공통으로 묶여 또다른 N+1번째의 임피던스 성분을 통해 접지되는 것을 특징으로 한다.
또한, 패키지 접지단 패들의 2단자 등가회로에 있어서, 제1신호단자와 노드 간에 접속되는 제1임피던스와, 상기 노드와 제2신호단자간에 접속되는 제2임피던스와, 상기 노드와 접지 단자간에 접속되는 제3임피던스로 구성된 것을 특징으로 한다.
또한, 패키지 접지단 패들의 2단자 등가회로를 이용한 패키지 접지단 패들의 3단자 등가회로에 있어서, 제1신호단자 및 제1노드간에 접속되는 인덕터 및 저항과, 제2신호단자 및 상기 제1노드간에 접속되는 인덕터 및 저항과, 제3신호단자 및 상기 제1노드간에 접속되는 인덕터 및 저항과, 제1신호단자 및 제2노드간에 접속되는 커패시터와, 제2신호단자 및 제2노드간에 접속되는 커패시터와, 제3신호단자 및 제2노드간에 접속되는 커패시터와, 제1신호단자 및 접지 단자간에 접속되는 커패시터와, 제1신호단자 및 접지 단자간에 접속되는 커패시터와, 제3신호단자 및 접지 단자간에 접속되는 커패시터와, 접지단자 및 제1노드간에 접속되는 인덕터 및 저항으로 구성된 것을 특징으로 한다.
제1도는 패키지의 본딩 상태를 나타낸 구조도.
제2도는 패키지 접지단 패들의 평면도.
제3도는 종래의 패키지 접지단 패들의 2단자 등가회로의 구조도.
제4도는 본 발명에 따른 패키지 접지단 패들의 2단자 등가회로의 구조도.
제5도는 본 발명에 따른 패키지 접지단 패들의 N단자 등가회로의 구조도.
제6도는 종래의 패키지 접지단 패들의 3단자 등가회로 모델의 실시예를 나타낸 구조도.
제7도는 본 발명에 따른 패키지 접지단 패들의 3단자 등가회로 모델의 실시예를 나타낸 구조도.
제8a도 내지 제8c도는 종래 및 본 발명에 따른 패키지 접지단 패들의 3단자 등가회로 모델의 산란 계수 상태를 비교하기 위한 평면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 패키지 패들 102 : 직접회로
103 : 금선 104 : 접지구멍
105 : 집적회로의 접지단 106 : 패들의 접지단
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 패키지의 본딩 상태를 나타낸 구조도이다. 접지구멍(104)에 접지되어 있는 패키지 패들(101) 상부에 초고주파 모노리식 집적회로(102)가 다이 본딩 되고, 직접회로(102)의 접지단(105)이 금선(103)으로 패들 접지단(106) 위치에 다운 본딩되어 있는 구조를 나타낸다.
제2도는 패키지 접지단 패들의 평면도이다. 패들(201)의 중앙에 접지구멍(202)이 있고, 칩에서 다운 본딩되는 금선이 부착되는 신호단자(210 내지 221)가 각각 표시되어 있다. 다운 본딩되는 금선 중 두 신호단자(210,211)를 생각할 경우, 두 신호단자(210,211)에서의 기생 임피던스 성분은 두 신호단자(210,211) 사이의 임피던스, 신호단자(210)와 접지구멍(202) 사이의 임피던스 및 신호단자(211)와 접지구멍(202) 사이의 임피던스의 세가지 성분으로 나타낼 수 있다.
제3도는 종래의 패키지 접지단 패들의 2단자 등가회로를 나타낸 구조도이다. 제1신호단자(310)와 제2신호단자(320) 사이의 제1임피던스(340), 제1신호단자(310)와 접지단자(330) 사이의 제2임피던스(311) 및 제2신호단자(320)와 접지단자(330) 사이의 제3임피던스(321)로 구성된다.
제2도에 표시되어 있는 12개의 다운 본딩되는 신호단자(210 내지 221)를 모두 고려할 경우, 제3도와 같은 방식의 등가회로는 각 신호단자와 접지 단자사이에 있는 12개의 임피던스 성분과 서로 다른 단자 사이에 있는 66개의 임피던스 성분으로 구성되게 된다. 일반적으로 N개의 다운 본딩되는 위치를 고려할 경우, 기생성분은 각 신호단자와 접지단자 사이에 있는 N개의 임피던스 성분과 서로 다른 신호단자 사이에 있는N(N-1)/2개의 임피던스 성분이 있어 모두 N(N+1)/2개의 임피던스 성분으로 구성되게 된다.
칩에서부터 다운 본딩되는 금선의 수가 많아져서 패들의 기생성분을 나타내는 등가회로가 상기에 도시된 예처럼 복잡해지게 되면 그 모든 값들을 정확하게 구하기가 어렵게 되고, 회로 설계시에도 많은 노력과 시간이 걸리게 된다.
또한, 패들위의 임의의 두 지점사이에 일어나는 간섭 정도는 각 신호단자와 접지단자 사이의 임피던스에 비례하고, 두 신호단자 사이의 임피던스에 반비례 하므로 접지단자에서 가장 멀리 위치한 서로 인접한 신호단자 사이에서 가장 큰 간섭이 일어나게 된다. 나머지 신호단자 사이에는 이보다 작은 간섭이 일어나게 된다. N개의 금선으로 다운 본딩되는 초고주파 모노리식 집적회로를 설계하는데 있어서 패키지 패들을 N(N+1)/2개의 정확한 임피던스 성분으로 표현하는 것이 어려울 경우 임의의 모두 두 신호단자 간에 허용되는 최대의 간섭이 일어나는 것으로 가정하고 회로를 설계하는 것은 회로가 처해질 수 있는 가장 나쁜 경우를 가정하는 것으로 근사적으로 의미있는 방법이다.
제3도의 종래의 패키지 접지단 패들의 2단자 등가회로를 나타낸 구조도를 이용하여 N개의 신호단자 사이에 허용되는 최대의 간섭이 일어나는 등가회로를 구성할 경우, 각 임피던스 값은 정해져 있으나 여전히 N(N+1)/2개의 성분이 필요하게 되어 그 복잡성을 줄일 수 없다.
제4도는 본 발명에 따른 패키지 접지단 패들의 2단자 등가회로를 나타낸 구조도이다. 제1신호단자(410)와 노드(440) 사이의 제1임피던스(411), 제2신호단자(420)와 노드(440) 사이의 제2임피던스(421) 및 접지단자(430)와 노드(440) 사이의 제3임피던스(431)로 구성된다.
제5도는 본 발명에 따른 패키지 접지단 패들의 N 단자 등가회로를 나타낸 구조도이다. 제4도에 도시된 패키지 접지단 패들의 2단자 등가회로도를 이용하여 N개의 단자사이에 허용되는 최대의 간섭이 일어나는 등가회로를 확장한 것이다.
임의의 값이 정해진 N+1개의 임피던스 성분만이 필요하게 되어 단순화된 등가회로를 얻을 수 있게 된다.
제1신호단자(511)와 노드(552) 사이의 제1임피던스(511), 제2신호단자(520)와 노드(552) 사이의 제2임피던스(521), 제3신호단자(530)와 노드(552) 사이의 제3임피던스(531), 제N신호단자(540)와 노드(552) 사이의 제 N 임피던스(541) 및 접지단자(550)와 노드(552) 사이의 제 N+1 임피던스(551)로 구성된다.
제6도은 제3도에 도시된 종래의 패키지 접지단 패들의 2단자 등가회로를 이용한 종래의 패키지 접지단 패들의 3단자 등가회로 모델의 실시예이다. 제1신호단자(610)와 제2신호단자(620) 사이의 제1임피던스 성분인 인덕터(611), 저항(612) 및 커패시터(613)와, 제2신호단자(620)와 제3신호단자(630) 사이의 제2임피던스 성분인 인덕터(621), 저항(622) 및 커패시터(623)와, 제3신호단자(630)와 제1신호단자(610) 사이의 제3임피던스 성분인 인덕터(631), 저항(632) 및 커패시터(633)와, 제1신호단자(610)와 접지단자(640) 사이의 제 4 임피던스 성분인 인덕터((614), 저항(615) 및 커패시터(616)와, 제2신호단자(620)와 접지단자(640) 사이의 제5임피던스 성분인 인덕터(624), 저항(625) 및 커패시터(626)와, 제3신호단자(630)와 접지단자(640) 사이의 제5임피던스 성분인 인덕터(634), 저항(635) 및 커패시터(636)로 구성된다.
제7도는 도면 4에 도시된 패키지 접지단 패들의 2단자 등가회로를 이용한 본 발명의 패키지 접지단 패들의 3단자 등가회로의 실시예이다. 제1신호단자(710)와 노드(750) 사이의 인덕터(711) 및 저항(712)과, 제2신호단자(720)와 노드(750) 사이의 인덕터(721) 및 저항(722)과, 제3신호단자(730)와 노드(750) 사이의 인덕터(731) 및 저항(732)과, 제1신호단자(710)와 노드(760) 사이의 커패시터(713), 제2신호단자(720)와 노드(760) 사이의 커패시터(723), 제3신호단자(730)와 노드(760) 사이의 커패시터(733), 제1신호단자(710)와 접지(740) 사이의 커패시터(714), 제1신호단자(720)와 접지(740) 사이의 커패시터(724), 제3신호단자(730)와 접지(740) 사이의 커패시터(734) 및 접지(740)와 노드(750) 사이의 인덕터(731) 및 저항(732)으로 구성된다.
제8a도 내지 제8c도는 종래 및 본 발명에 따른 패키지 접지단 패들의 3 단자 등가회로의 산란계수를 비교하기 위한 비교도이다. 제8a도에는 입력단의 반사 산란계수인 S11과 입력단에서 출력단으로의 전달 산란계수인 S21을 스미스 차트상에 나타내었다. 이를 보다 정량적으로 살피기 위해 제8b도에 S11의 크기와 각도를 나타내었고, 제8c도에는 S21의 크기와 각도를 나타내었다. 제8a도 내지 8c도의 벤치(Bench) 1의 산란계수는 실제 패키지 접지단에 대한 전자기적 해석의 결과이고, 벤치(Bench) 2의 산란계수는 종래의 패키지 접지단 패들의 3단자 등가회로로 표현된 결과이고, 벤치(Bench) 3의 산란계수는 본 발명의 패키지 접지단 패들의 3단자 등가회로롤 표현된 결과로서, 세가지 결과가 잘 일치하고 있음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 초고주파 모노리식 집적회로를 설계하는데 있어서 패키지 접지단을 통한 내부 소자간의 간섭 현상을 보다 용이하게 모사할 수 있어 설계된 회로의 동작 가능성을 높일 수 있다.

Claims (3)

  1. 초고주파 모노리식 집적회로의 실장에 사용되는 패키지 접지단 패들의 기생성분을 나타내는 등가회로에 있어서, N개의 신호단자와, 상기 N개의 신호단자와 각각 연결된 N개의 임피던스 성분이 공통으로 묶여 또다른 N+1번째의 임피던스 성분을 통해 접지 되는 것을 특징으로 하는 패키지 접지단 패들의 근사적인 등가회로의 구조.
  2. 패키지 접지단 패들의 2단자 등가회로에 있어서, 제1신호단자와 노드간에 접속되는 제1임피던스와, 상기 노드와 제2신호단자 간에 접속되는 제2임피던스와, 상기 노드와 접지단자 간에 접속되는 제3임피던스로 구성된 것을 특징으로 하는 패키지 접지단 패들의 근사적인 등가회로의 구조.
  3. 패키지 접지단 패들의 2단자 등가회로를 이용한 패키지 접지단 패들의 3단자 등가회로에 있어서, 제1신호단자 및 제1노드간에 접속되는 인덕터 및 저항과, 제2신호단자 및 상기 제1노드간에 접속되는 인덕터 및 저항과, 제3신호단자 및 제1노드간에 접속되는 인덕터 및 저항과, 상기 제1신호단자 및 제2노드간에 접속되는 커패시터와, 상기 제2신호단자 및 제2노드간에 접속되는 커패시터와, 상기 제3신호단자 및 제2노드간에 접속되는 커패시터와, 상기 제1신호단자 및 접지단자 간에 접속되는 커패시터와, 상기 제1신호단자 및 접지단자 간에 접속되는 커패시터와, 상기 제3신호단자 및 접지단자 간에 접속되는 커패시터와, 상기 접지단자 및 상기 제1노드간에 접속되는 인덕터 및 저항으로 구성된 것을 특징으로 하는 패키지 접지단 패들의 근사적인 등가회로의 구조.
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Families Citing this family (5)

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Publication number Priority date Publication date Assignee Title
US6798313B2 (en) * 2001-06-04 2004-09-28 U.S. Monolithics, L.L.C. Monolithic microwave integrated circuit with bondwire and landing zone bias
WO2007056503A2 (en) * 2005-11-08 2007-05-18 Macsema, Inc. Information devices
US7680625B2 (en) * 2005-11-14 2010-03-16 Macsema, Inc. Systems and methods for monitoring system performance
US7908118B2 (en) * 2005-11-14 2011-03-15 Macsema, Inc. System and methods for testing, monitoring, and replacing equipment
US20080106415A1 (en) * 2006-11-08 2008-05-08 Macsema, Inc. Information tag

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089878A (en) * 1989-06-09 1992-02-18 Lee Jaesup N Low impedance packaging
US5257411A (en) * 1991-08-08 1993-10-26 Motorola, Inc. Radio frequency switching device
US5430418A (en) * 1994-02-14 1995-07-04 At&T Corp. Power combiner/splitter
US5504423A (en) * 1994-11-01 1996-04-02 The Research Foundation Of State University Of New York Method for modeling interactions in multilayered electronic packaging structures
JP2630311B2 (ja) * 1995-06-15 1997-07-16 日本電気株式会社 半導体集積回路装置

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