JPH08250648A - 半導体装置およびそれを用いた論理回路 - Google Patents
半導体装置およびそれを用いた論理回路Info
- Publication number
- JPH08250648A JPH08250648A JP7048253A JP4825395A JPH08250648A JP H08250648 A JPH08250648 A JP H08250648A JP 7048253 A JP7048253 A JP 7048253A JP 4825395 A JP4825395 A JP 4825395A JP H08250648 A JPH08250648 A JP H08250648A
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- Japan
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- semiconductor device
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Abstract
(57)【要約】
【目的】 部品点数を減らし、その結果、省スペースと
コストダウンを目指す半導体装置およびバッファ回路を
提供することを目的とする。 【構成】 入力端子Ａ１或いはＡ２に論理”１”なる信
号が入力されると、ダイオード２ａあるいは２ｂのいず
れかが導通し、半導体装置２の出力端子Ｂには論理”
１”なる値が出力される。逆に入力端子Ａ１およびＡ２
がともに論理”０”の場合には端子Ｂは論理”０”とな
る。これによりインバータ１の出力は反転した論理値を
得、回路の出力端子Ｃには、ノア回路と同じ論理演算を
行った結果が得られる。
コストダウンを目指す半導体装置およびバッファ回路を
提供することを目的とする。 【構成】 入力端子Ａ１或いはＡ２に論理”１”なる信
号が入力されると、ダイオード２ａあるいは２ｂのいず
れかが導通し、半導体装置２の出力端子Ｂには論理”
１”なる値が出力される。逆に入力端子Ａ１およびＡ２
がともに論理”０”の場合には端子Ｂは論理”０”とな
る。これによりインバータ１の出力は反転した論理値を
得、回路の出力端子Ｃには、ノア回路と同じ論理演算を
行った結果が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、１個の抵抗器と複数の
ダイオードをワンチップ化した半導体装置と、それを応
用した論理回路に関する。
ダイオードをワンチップ化した半導体装置と、それを応
用した論理回路に関する。
【０００２】
【従来の技術】近年、半導体装置は、高集積化が著しい
ことは衆知の事実である。その一方で、これら高集積化
された回路間を結ぶ場合、依然として抵抗器やダイオー
ドを介したディスクリート部品で接続されているのも事
実である。この原因は、電源電圧の違いや接地電位の違
いを放置して接続すると、高集積化されているだけに、
入力部の耐圧や耐電流が小さくなっている為、高価な高
集積回路そのものを破壊する恐れがあるためである。
ことは衆知の事実である。その一方で、これら高集積化
された回路間を結ぶ場合、依然として抵抗器やダイオー
ドを介したディスクリート部品で接続されているのも事
実である。この原因は、電源電圧の違いや接地電位の違
いを放置して接続すると、高集積化されているだけに、
入力部の耐圧や耐電流が小さくなっている為、高価な高
集積回路そのものを破壊する恐れがあるためである。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなディスクリート部品を用いた保護回路等を用いる場
合、必然的に部品点数が多くなり、またその部品を実装
する基板の面積が、ランドマークを多く必要としたり、
このランドマークをエッチング時に接触したりしないよ
うに所定の幅だけ離してやる必要があるため、大きくな
り、コスト高と小型化の障害となるという問題点があっ
た。また、論理ゲートを内蔵した集積回路は、通常４個
程度をワンパッケージに収めており、わざわざ１つの論
理回路のために１個の集積回路を用いたのでは、回路規
模もコストも高いものとなるという問題点もある。
うなディスクリート部品を用いた保護回路等を用いる場
合、必然的に部品点数が多くなり、またその部品を実装
する基板の面積が、ランドマークを多く必要としたり、
このランドマークをエッチング時に接触したりしないよ
うに所定の幅だけ離してやる必要があるため、大きくな
り、コスト高と小型化の障害となるという問題点があっ
た。また、論理ゲートを内蔵した集積回路は、通常４個
程度をワンパッケージに収めており、わざわざ１つの論
理回路のために１個の集積回路を用いたのでは、回路規
模もコストも高いものとなるという問題点もある。
【０００４】本発明は、上記問題点に鑑み成されたもの
であり、部品点数を減らし、その結果、省スペースとコ
ストダウンを目指す半導体装置およびバッファ回路を提
供することを目的とする。
であり、部品点数を減らし、その結果、省スペースとコ
ストダウンを目指す半導体装置およびバッファ回路を提
供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、互いに第１の電極で接続さ
れた第１、第２のダイオードと、この第１の電極に直列
に接続された抵抗器とを備え、上記第１のダイオードの
第２の電極につながる第１端子と、前記第２のダイオー
ドの第２の電極につながる第２端子と、前記第１、第２
のダイオードの第１の電極と抵抗器の接続点につながる
第３端子と、上記抵抗器の他端につながる第４の端子を
設け、かつ上記第１、第２のダイオードと上記抵抗器を
１つのモールド・パッケージに収めたことを特徴とする
ものである。
に、本発明の半導体装置は、互いに第１の電極で接続さ
れた第１、第２のダイオードと、この第１の電極に直列
に接続された抵抗器とを備え、上記第１のダイオードの
第２の電極につながる第１端子と、前記第２のダイオー
ドの第２の電極につながる第２端子と、前記第１、第２
のダイオードの第１の電極と抵抗器の接続点につながる
第３端子と、上記抵抗器の他端につながる第４の端子を
設け、かつ上記第１、第２のダイオードと上記抵抗器を
１つのモールド・パッケージに収めたことを特徴とする
ものである。
【０００６】また、本発明の論理回路は、更にインバー
タ回路を備え、前記半導体装置の前記第１端子を第１の
入力端子に接続し、前記第２端子を第２の入力端子に接
続し、前記第４端子を接地し、かつ前記第３端子を上記
インバータ回路の入力端子に接続したことを特徴とする
ものである。
タ回路を備え、前記半導体装置の前記第１端子を第１の
入力端子に接続し、前記第２端子を第２の入力端子に接
続し、前記第４端子を接地し、かつ前記第３端子を上記
インバータ回路の入力端子に接続したことを特徴とする
ものである。
【０００７】
【作用】上記した構成により、請求項１の半導体装置で
は、互いに第１の電極で接続された第１、第２のダイオ
ードと、この第１の電極に直列に接続された抵抗器とを
備え、上記第１のダイオードの第２の電極につながる第
１端子と、前記第２のダイオードの第２の電極につなが
る第２端子と、前記第１、第２のダイオードの第１の電
極と抵抗器の接続点につながる第３端子と、上記抵抗器
の他端につながる第４の端子を設け、かつ上記第１、第
２のダイオードと上記抵抗器を１つのモールド・パッケ
ージに収めたことにより、部品点数を減らし、その結
果、省スペースとコストダウンを目指すこととなる。
は、互いに第１の電極で接続された第１、第２のダイオ
ードと、この第１の電極に直列に接続された抵抗器とを
備え、上記第１のダイオードの第２の電極につながる第
１端子と、前記第２のダイオードの第２の電極につなが
る第２端子と、前記第１、第２のダイオードの第１の電
極と抵抗器の接続点につながる第３端子と、上記抵抗器
の他端につながる第４の端子を設け、かつ上記第１、第
２のダイオードと上記抵抗器を１つのモールド・パッケ
ージに収めたことにより、部品点数を減らし、その結
果、省スペースとコストダウンを目指すこととなる。
【０００８】上記した構成により、請求項２の論理回路
では、更にインバータ回路を備え、前記半導体装置の前
記第１端子を第１の入力端子に接続し、前記第２端子を
第２の入力端子に接続し、前記第４端子を接地し、かつ
前記第３端子を上記インバータ回路の入力端子に接続し
たので、部品点数を減らし、その結果、省スペースとコ
ストダウンを目指すこととなる。
では、更にインバータ回路を備え、前記半導体装置の前
記第１端子を第１の入力端子に接続し、前記第２端子を
第２の入力端子に接続し、前記第４端子を接地し、かつ
前記第３端子を上記インバータ回路の入力端子に接続し
たので、部品点数を減らし、その結果、省スペースとコ
ストダウンを目指すこととなる。
【０００９】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は本発明の一実施例における
半導体装置とそれを応用した論理回路の回路図を示すも
のである。図１において、１はインバータ、２は本願の
半導体装置である。以上のように構成された本発明の半
導体装置とそれを応用した論理回路につき、以下にその
動作を説明する。
照しながら説明する。図１は本発明の一実施例における
半導体装置とそれを応用した論理回路の回路図を示すも
のである。図１において、１はインバータ、２は本願の
半導体装置である。以上のように構成された本発明の半
導体装置とそれを応用した論理回路につき、以下にその
動作を説明する。
【００１０】半導体装置２は、ダイオードロジックを構
成しており、入力端子Ａ１に論理”１”、或いは入力端
子Ａ２に論理”１”なる値が入力されると、ダイオード
２ａあるいは２ｂには、順方向電流が流れ、他端が接地
された抵抗器２ｃの一端Ｂ点には論理”１”の電圧が発
生する。この論理”１”の電圧は、インバータ１におい
て反転され、論理”０”の電圧（具体的には接地電位）
となって出力端子Ｃから出力される。
成しており、入力端子Ａ１に論理”１”、或いは入力端
子Ａ２に論理”１”なる値が入力されると、ダイオード
２ａあるいは２ｂには、順方向電流が流れ、他端が接地
された抵抗器２ｃの一端Ｂ点には論理”１”の電圧が発
生する。この論理”１”の電圧は、インバータ１におい
て反転され、論理”０”の電圧（具体的には接地電位）
となって出力端子Ｃから出力される。
【００１１】逆に、入力端子Ａ１とＡ２のいずれもが論
理”０”の場合には、ダイオード２ａおよび２ｂはカッ
トオフし、Ｂ点の電位は、接地電位となり、論理”０”
となる。これによってインバータ１の出力Ｃは論理”
１”となる。これを表にまとめると、次表１のようにな
り、ノア回路を構成していることが判る。
理”０”の場合には、ダイオード２ａおよび２ｂはカッ
トオフし、Ｂ点の電位は、接地電位となり、論理”０”
となる。これによってインバータ１の出力Ｃは論理”
１”となる。これを表にまとめると、次表１のようにな
り、ノア回路を構成していることが判る。
【００１２】
【表１】
【００１３】ここで、半導体装置２は、ワンチップのモ
ールド樹脂でコーティングされた１個の素子であり、図
２の（ａ）のような配置でパッケージ内に内蔵されてい
る。従って、この図１の回路の素子数は全てで２個であ
り、半導体装置２を別々の素子で構成した場合に較べ
て、２個削減できている。また、半導体素子５をプリン
ト基板上に実装する際は、ノア回路の集積回路を１個用
いると、電源を含めて１４ピンとなり、３個のノア回路
が余る。この集積回路の端子数は１４個であるから、別
々の素子を組み合わせた場合には６個となることを考慮
すると、８個のランドマークが削減できることになる。
ールド樹脂でコーティングされた１個の素子であり、図
２の（ａ）のような配置でパッケージ内に内蔵されてい
る。従って、この図１の回路の素子数は全てで２個であ
り、半導体装置２を別々の素子で構成した場合に較べ
て、２個削減できている。また、半導体素子５をプリン
ト基板上に実装する際は、ノア回路の集積回路を１個用
いると、電源を含めて１４ピンとなり、３個のノア回路
が余る。この集積回路の端子数は１４個であるから、別
々の素子を組み合わせた場合には６個となることを考慮
すると、８個のランドマークが削減できることになる。
【００１４】なお、以上の実施例では、図２の（ａ）の
ような半導体装置を用いたが、例えば、その他の回路と
しては図２の（ｂ）のようにダイオードの向きを逆にし
てもよい。また、これらの図２の半導体装置の用途とし
ては、上述のような論理回路のみではなく、例えば従来
の技術の項で述べたように集積回路間の接続に用いても
良い。その他、本発明は、上記実施例に限定されるもの
ではなく、種々変形実施可能である。
ような半導体装置を用いたが、例えば、その他の回路と
しては図２の（ｂ）のようにダイオードの向きを逆にし
てもよい。また、これらの図２の半導体装置の用途とし
ては、上述のような論理回路のみではなく、例えば従来
の技術の項で述べたように集積回路間の接続に用いても
良い。その他、本発明は、上記実施例に限定されるもの
ではなく、種々変形実施可能である。
【００１５】
【発明の効果】以上のように本発明によれば、請求項１
の半導体装置では、互いに第１の電極で接続された第
１、第２のダイオードと、この第１の電極に直列に接続
された抵抗器とを備え、上記第１のダイオードの第２の
電極につながる第１端子と、前記第２のダイオードの第
２の電極につながる第２端子と、前記第１、第２のダイ
オードの第１の電極と抵抗器の接続点につながる第３端
子と、上記抵抗器の他端につながる第４の端子を設け、
かつ上記第１、第２のダイオードと上記抵抗器を１つの
モールド・パッケージに収めたにより、部品点数を減ら
し、その結果、省スペースとコストダウンを目指すこと
ができるという効果がある。
の半導体装置では、互いに第１の電極で接続された第
１、第２のダイオードと、この第１の電極に直列に接続
された抵抗器とを備え、上記第１のダイオードの第２の
電極につながる第１端子と、前記第２のダイオードの第
２の電極につながる第２端子と、前記第１、第２のダイ
オードの第１の電極と抵抗器の接続点につながる第３端
子と、上記抵抗器の他端につながる第４の端子を設け、
かつ上記第１、第２のダイオードと上記抵抗器を１つの
モールド・パッケージに収めたにより、部品点数を減ら
し、その結果、省スペースとコストダウンを目指すこと
ができるという効果がある。
【００１６】さらにまた、回路面積を小さくすることに
より、伝送の速度が向上することができるという効果が
ある。また、基板上の隣接する電子部品間の配線数が削
減できるので、雑音を拾うことが少なくなり、高性能化
が図れるという効果もある。また、基板上の電子部品の
実装数が減るので、実装不良を自ずと低減できるという
効果もある。
より、伝送の速度が向上することができるという効果が
ある。また、基板上の隣接する電子部品間の配線数が削
減できるので、雑音を拾うことが少なくなり、高性能化
が図れるという効果もある。また、基板上の電子部品の
実装数が減るので、実装不良を自ずと低減できるという
効果もある。
【００１７】また、請求項２の論理回路では、更にイン
バータ回路を備え、前記半導体装置の前記第１端子を第
１の入力端子に接続し、前記第２端子を第２の入力端子
に接続し、前記第４端子を接地し、かつ前記第３端子を
上記インバータ回路の入力端子に接続したので、部品点
数を減らし、その結果、省スペースとコストダウンを目
指すことができるという効果がある。
バータ回路を備え、前記半導体装置の前記第１端子を第
１の入力端子に接続し、前記第２端子を第２の入力端子
に接続し、前記第４端子を接地し、かつ前記第３端子を
上記インバータ回路の入力端子に接続したので、部品点
数を減らし、その結果、省スペースとコストダウンを目
指すことができるという効果がある。
【００１８】さらにまた、回路面積を小さくすることに
より、伝送の速度が向上することができるという効果が
ある。また、基板上の隣接する電子部品間の配線数が削
減できるので、雑音を拾うことが少なくなり、高性能化
が図れるという効果もある。また、基板上の電子部品の
実装数が減るので、実装不良を自ずと低減できるという
効果もある。
より、伝送の速度が向上することができるという効果が
ある。また、基板上の隣接する電子部品間の配線数が削
減できるので、雑音を拾うことが少なくなり、高性能化
が図れるという効果もある。また、基板上の電子部品の
実装数が減るので、実装不良を自ずと低減できるという
効果もある。
【図１】 本発明の一実施例に係る半導体装置を応用し
た論理回路の回路図である。
た論理回路の回路図である。
【図２】 同実施例における半導体装置の他の構成例を
示す図である。
示す図である。
１ インバータ ２ 半導体装置
Claims (2)
- 【請求項１】 互いに第１の電極で接続された第１、第
２のダイオードと、 この第１の電極に直列に接続された抵抗器と、を備え、
上記第１のダイオードの第２の電極につながる第１端子
と、前記第２のダイオードの第２の電極につながる第２
端子と、前記第１、第２のダイオードの第１の電極と抵
抗器の接続点につながる第３端子と、上記抵抗器の他端
につながる第４の端子を設け、かつ上記第１、第２のダ
イオードと上記抵抗器を１つのモールド・パッケージに
収めたことを特徴とする半導体装置。 - 【請求項２】 更にインバータ回路を備え、前記半導体
装置の前記第１端子を第１の入力端子に接続し、前記第
２端子を第２の入力端子に接続し、前記第４端子を接地
し、かつ前記第３端子を上記インバータ回路の入力端子
に接続したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7048253A JPH08250648A (ja) | 1995-03-08 | 1995-03-08 | 半導体装置およびそれを用いた論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7048253A JPH08250648A (ja) | 1995-03-08 | 1995-03-08 | 半導体装置およびそれを用いた論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250648A true JPH08250648A (ja) | 1996-09-27 |
Family
ID=12798289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7048253A Pending JPH08250648A (ja) | 1995-03-08 | 1995-03-08 | 半導体装置およびそれを用いた論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08250648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012070162A1 (ja) * | 2010-11-25 | 2012-05-31 | パナソニック株式会社 | 高周波半導体スイッチ回路 |
| JP2016152416A (ja) * | 2015-02-17 | 2016-08-22 | 立昌先進科技股▲分▼有限公司 | 多機能小型表面実装部品、及び、これを製造する方法 |
-
1995
- 1995-03-08 JP JP7048253A patent/JPH08250648A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012070162A1 (ja) * | 2010-11-25 | 2012-05-31 | パナソニック株式会社 | 高周波半導体スイッチ回路 |
| JP2012114729A (ja) * | 2010-11-25 | 2012-06-14 | Panasonic Corp | 高周波半導体スイッチ回路 |
| US8884650B2 (en) | 2010-11-25 | 2014-11-11 | Panasonic Corporation | High-frequency semiconductor switching circuit |
| JP2016152416A (ja) * | 2015-02-17 | 2016-08-22 | 立昌先進科技股▲分▼有限公司 | 多機能小型表面実装部品、及び、これを製造する方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050301 |