JP2001203428A

JP2001203428A - サージ保護回路

Info

Publication number: JP2001203428A
Application number: JP2000008829A
Authority: JP
Inventors: Kenji Kono; 憲司河野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-01-18
Filing date: 2000-01-18
Publication date: 2001-07-27

Abstract

(57)【要約】【課題】保護素子に接続される配線の寄生インダクタ
ンスを極力小さくして、必要なサージ耐量を十分確保す
る。【解決手段】本発明のサージ保護回路は、半導体素子
の出力配線１９を設けた出力配線層１２と、この出力配
線層１２と異なる配線層であってグランド配線２３を設
けたグランド配線層１３とを備えると共に、出力配線層
１２及びグランド配線層１３と異なる配線層１５に保護
コンデンサ２５を設け、そして、保護コンデンサ２５と
出力配線層１２との間及び保護コンデンサ２５とグラン
ド配線層１３との間をそれぞれビアホール３０で接続す
るように構成したものである。この構成の場合、保護コ
ンデンサ２５の出力配線層側の端子に配線の寄生インダ
クタンスがほとんど入らなくなると共に、保護コンデン
サ２５のグランド配線層側の端子にも配線の寄生インダ
クタンスがほとんど入らなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば自動車用の
複合ＩＣに集積されたパワー素子の出力端子にＥＳＤ
（Electric Static Discharge ）サージ等が印加された
ときに、上記パワー素子を十分に保護することができる
サージ保護回路に関する。

【０００２】

【従来の技術】一般的に、複合ＩＣに搭載されるパワー
ＩＣ（例えば縦型ＭＯＳ或いは横型ＭＯＳなどパワー素
子）のサイズは、ディスクリートのパワーＩＣのサイズ
に比べてかなり小さく、具体的には、１００分の１から
１０分の１程度である。このため、複合ＩＣのパワーＩ
Ｃの出力端子にＥＳＤサージが印加したとき、電流密度
が高くなり、壊れ易いという問題点があった。特に、パ
ワーＩＣの出力端子が、負荷駆動用の出力端子としてＥ
ＣＵ（Electric Contorol Unit）の外部に直接出るよう
な構成の場合、ＥＳＤサージに対してパワーＩＣが壊れ
易かった。

【０００３】この問題点を解消する対策として、従来よ
り、上記パワーＩＣの出力端子側にサージ保護用の特別
な回路を設けていた。このサージ保護回路は、例えば、
パワーＩＣの出力端子とグランドとの間に接続した保護
素子である例えばコンデンサ（キャパシタ）や、低電圧
のパワーツェナーダイオードなどから構成されていた。

【０００４】

【発明が解決しようとする課題】しかし、上記した構成
のサージ保護回路を設けても、必要なサージ耐量を確保
できないことがあった。というのは、例えばプリント配
線基板上に、上記複合ＩＣと上記サージ保護回路のコン
デンサを配設した場合、コンデンサの端子に接続される
配線の寄生インダクタンスの影響で実際の保護回路のイ
ンピーダンスが増加し、コンデンサの保護効果、即ち、
サージをバイパスする作用が十分に発揮されなくなるた
めであった。

【０００５】このような構成のサージ保護回路の一例
を、図１３に示す。この図１３に示すように、例えばＥ
ＣＵのプリント配線基板１上には、複合ＩＣであるモー
ルドＩＣ２と、サージ保護回路の例えば２端子型の保護
コンデンサ３と、外部接続用のコネクタ４とが配設され
ている。そして、プリント配線基板１上には、幅広の導
体パターンからなる出力配線５と、幅広の導体パターン
からなるグランド配線６と、それ以外の種々の配線７と
が設けられている。

【０００６】この構成の場合、出力配線５には、モール
ドＩＣ２の出力端子２ａが半田付けされていると共に、
コネクタ４の出力端子用のピン４ａが半田付けされ、更
に、保護コンデンサ３の一方の端子３ａが半田付けされ
ている。また、グランド配線６には、保護コンデンサ３
の他方の端子３ｂが半田付けされている。尚、グランド
配線６は、ねじ８によりＥＣＵの金属製のケース（グラ
ンド）に接続されている。

【０００７】しかし、上記構成の場合、出力配線５のパ
ターン幅が大きいため、配線の寄生のインダクタンスＬ
ｓ１が保護コンデンサ３の入力端子３ａに直列に入り込
む構成となる。また、同様にして、グランド配線６のパ
ターン幅が大きいため、配線の寄生のインダクタンスＬ
ｓ２及びＬｓ３が保護コンデンサ３のグランド端子３ｂ
に直列に入り込む構成となる。このため、配線の寄生イ
ンダクタンスＬｓ１、Ｌｓ２、Ｌｓ３の影響により保護
回路のインピーダンスが高くなり、保護コンデンサ３の
サージ吸収効果が減少してしまうという問題点があっ
た。

【０００８】また、上記２端子型の保護コンデンサ３の
代わりに、３端子型（或いは貫通型）の保護コンデンサ
９を用いた例を、図１４に示す。この３端子型の保護コ
ンデンサ９を用いた構成では、保護コンデンサ９の入力
端子には、配線の寄生インダクタンスが入ることはなく
なる。しかし、保護コンデンサ９のグランド端子側に
は、配線の寄生インダクタンスＬｓ２及びＬｓ３が存在
してしまう。更に、３端子型（或いは貫通型）の保護コ
ンデンサ９には、その構造上、寄生の直列抵抗が存在す
るため、流せる電流容量に制約がある。このため、パワ
ーＩＣで駆動する外部負荷に流す電流の大きさに応じ
て、保護コンデンサ９の個数を増やす、或いは、サイズ
（容量）を大きくする必要があった。従って、製造コス
トが高くなると共に、プリント配線基板１上で部品や配
線をレイアウトする際の設計が困難になるという欠点も
あった。

【０００９】そこで、本発明の目的は、保護素子に接続
される配線の寄生インダクタンスを極力小さくすること
ができ、必要なサージ耐量を十分確保することができる
サージ保護回路を提供することにある。

【００１０】

【課題を解決するための手段】請求項１の発明において
は、半導体素子の出力配線を設けた出力配線層と、この
出力配線層と異なる配線層であってグランド配線を設け
たグランド配線層とを備えると共に、出力配線層及びグ
ランド配線層と異なる配線層に保護素子を設け、そし
て、保護素子と出力配線層との間及び保護素子とグラン
ド配線層との間をそれぞれスルーホールで接続するよう
に構成した。この構成の場合、保護素子の出力配線層側
の端子に配線の寄生インダクタンスがほとんど入らなく
なると共に、保護素子のグランド配線層側の端子にも配
線の寄生インダクタンスがほとんど入らなくなる。この
ため、配線の寄生インダクタンスを極力小さくすること
ができ、必要なサージ耐量を十分確保できる。

【００１１】請求項２の発明によれば、前記保護素子と
前記出力配線層との間を接続するスルーホール及び前記
保護素子と前記グランド配線層との間を接続するスルー
ホールを、それぞれ複数設ける構成としたので、配線の
寄生インダクタンスをより一層小さくすることができ
る。

【００１２】請求項３の発明では、半導体素子の出力配
線を設けた出力配線層と、この出力配線層と異なる配線
層であってグランド配線を設けたグランド配線層とを備
えると共に、前記出力配線層と前記グランド配線層の層
間に、前記グランド配線層に直接接続された保護素子を
設け、そして、保護素子と出力配線層との間をスルーホ
ールで接続するように構成した。この構成によれば、請
求項１の発明とほぼ同じ作用効果を得ることができ、配
線の寄生インダクタンスをより一層小さくできる。

【００１３】請求項４の発明によれば、出力配線層とグ
ランド配線層の層間に、出力配線層に直接接続された保
護素子を設け、前記保護素子と前記グランド配線層との
間をスルーホールで接続するように構成したので、請求
項３の発明とほぼ同じ作用効果を得ることができる。

【００１４】請求項５の発明では、配線基板の上にグラ
ンド配線を設け、このグランド配線の上面の所定部分に
保護コンデンサ用の誘電体膜を設け、前記グランド配線
の上面を覆うと共に前記誘電体膜の上面を露出させるよ
うに絶縁層を設け、前記誘電体膜の上面及び前記絶縁層
の上面に半導体素子の出力配線を設け、そして、前記グ
ランド配線と前記誘電体膜と前記出力配線とにより前記
保護コンデンサを構成した。この構成によっても、請求
項１の発明とほぼ同じ作用効果を得ることができ、ま
た、実装部品数及び実装面積をより一層削減することが
できる。

【００１５】請求項６の発明では、前記保護素子を、保
護コンデンサ、ツェナーダイオード、または、保護コン
デンサとツェナーダイオードの並列回路で構成したの
で、請求項１ないし４記載のサージ保護回路を、種々の
実施態様で実現することができる。

【００１６】

【発明の実施の形態】以下、本発明の第１の実施例につ
いて、図１ないし図４を参照しながら説明する。まず、
プリント配線基板１１は、ＥＣＵ（Electric Contorol
Unit）のプリント配線基板であり、図１に示すように、
例えば３枚のプリント配線基板１１ａ、１１ｂ、１１ｃ
を積層して構成されている。このプリント配線基板１１
は、例えば４層の配線層１２、１３、１４、１５を備え
た多層基板である。上記プリント配線基板１１の全体の
厚み寸法は、例えば約１ｍｍ程度である。

【００１７】上記４層の配線層１２、１３、１４、１５
の層間は、例えば樹脂製の絶縁体（絶縁層）となってい
る。この場合、１層目の配線層１２は、プリント配線基
板１１の上面に配設されており、２層目及び３層目の配
線層１３及び１４は、プリント配線基板１１の内部に配
設されており、４層目の配線層１５は、プリント配線基
板１１の下面に配設されている。

【００１８】そして、プリント配線基板１１の上面に
は、図２に示すように、複合ＩＣである例えばモールド
ＩＣ１７と、外部接続用のコネクタ１８と、図示しない
各種の電子部品とが配設されている。上記モールドＩＣ
１７の内部には、例えば縦型ＭＯＳ（ＶＤＭＯＳ）或い
は横型ＭＯＳ（ＬＤＭＯＳ）などからなる図示しないパ
ワーＩＣ（パワー素子）が設けられている。また、プリ
ント配線基板１１上の１層目の配線層１２には、幅広の
導体パターンからなる出力配線１９と、幅狭の導体パタ
ーンからなるそれ以外の種々の配線２０とが設けられて
いる。この場合、１層目の配線層１２が出力配線層を構
成している。

【００１９】上記出力配線１９の図２中の左端部には、
モールドＩＣ１７（のパワーＩＣ）の例えば３個の出力
端子２１が半田付けされている。出力配線１９の図２中
の右端部には、コネクタ１８の出力端子用のピン２２が
半田付けされている。尚、モールドＩＣ１７の他の端子
や、コネクタ１８の他のピン等は、種々の配線２０に半
田付けされている。

【００２０】また、プリント配線基板１１の内部の２層
目の配線層１３には、図３に示すように、例えばべたパ
ターンからなるグランド配線２３が設けられている。こ
の場合、２層目の配線層１３がグランド配線層を構成し
ている。そして、このグランド配線層１３は、上記出力
配線層１２と異なる配線層である。尚、グランド配線２
３は、ねじ２４（図２参照）を介してＥＣＵの例えば金
属製のケース（グランド）に接続されている。

【００２１】更に、プリント配線基板１１（のプリント
配線基板１１ｃ）の下面には、図１及び図４に示すよう
に、保護素子として例えば２端子型の保護コンデンサ２
５が実装されている。そして、プリント配線基板１１の
下面の４層目の配線層１５には、図４に示すように、矩
形状の導体パターンからなる２個のパッド２６及び２７
が設けられている。これらパッド２６及び２７に、保護
コンデンサ２５の両端子２８及び２９が半田付けされて
いる。この構成の場合、上記保護コンデンサ２５は、出
力配線層１２及びグランド配線層１３と異なる配線層１
５に設けられるように構成されている。

【００２２】そして、保護コンデンサ２５の一方の端子
２８に接続されたパッド２６と、出力配線１９（即ち、
出力配線層１２）との間は、例えば５個のビアホール
（即ち、スルーホール）３０により接続されている。こ
の場合、グランド配線２３（グランド配線層１３）にお
けるパッド２６に対応する部分には、パッド２６とほぼ
同じ大きさの矩形状の開口部２３ａ（図１及び図３参
照）が形成されており、これにより、上記ビアホール３
０がグランド配線２３に接続しないように構成されてい
る。

【００２３】また、保護コンデンサ２５の他方の端子２
９に接続されたパッド２７とグランド配線２３（グラン
ド配線層１３）との間は、例えば５個のビアホール（即
ち、スルーホール）３１により接続されている。このよ
うに構成することにより、出力配線１９とグランド配線
２３との間に保護コンデンサ２５が接続され、もって、
この回路構成部分がモールドＩＣ１７（のパワーＩＣ）
のサージ保護回路３２を構成している。

【００２４】そして、上記サージ保護回路３２の場合、
保護コンデンサ２５の出力配線１９側（パッド２６側）
の端子２８及びグランド配線２３側（パッド２７側）の
端子２９には、配線の寄生インダクタンスがほとんど入
らない、即ち、実質的に入ることがない構成となってい
る。

【００２５】上記した構成のＥＣＵのプリント配線基板
１１においては、ＥＳＤサージは、ＥＣＵのコネクタ１
８と外部負荷（図示しない）を接続するワイヤーハーネ
ス（図示しない）に、または、外部負荷自身に、また
は、ＥＣＵのコネクタ１８のピンに直接印加する構成と
なっている。そして、このように印加されたＥＳＤサー
ジは、モールドＩＣ１７のパワーＩＣの出力配線１９に
入り込む。このとき、本実施例では、サージ保護回路３
２の保護コンデンサ２５の出力配線１９側の端子２８及
びグランド配線２３側の端子２９に、配線の寄生インダ
クタンスが実質的に入ることがない構成となっているの
で、上記ＥＳＤサージは保護コンデンサ２５によりほぼ
吸収されるようになる。

【００２６】この結果、モールドＩＣ１７に内蔵された
パワーＩＣのサージ破壊を確実に防止することができ
る。そして、この構成の場合、保護コンデンサ２５とし
て必要最小限の容量のコンデンサを使用しながら、必要
なサージ耐量を十分確保することが可能となる。

【００２７】尚、上記実施例では、グランド配線２３を
ねじ２４によりＥＣＵの金属ケースに接続するように構
成したが、これに限られるものではなく、グランド配線
２３をコネクタ１８のグランド接続用のピンに接続する
ように構成しても良い。このように構成した場合、グラ
ンド配線２３はＥＣＵの外部のグランド電位に接続され
る構成となる。

【００２８】また、上記実施例では、４層の配線層１２
〜１５を有するプリント配線基板１１に適用したが、こ
れに限られるものではなく、２層、３層または５層以上
の配線層を有するプリント配線基板や他の多層基板等に
適用しても良い。更に、上記実施例では、保護コンデン
サ２５のパッド２６、２７と配線１９、２３とを、それ
ぞれ５個のビアホール３０、３１により接続するように
構成したが、これに代えて、１、２、３、４または６個
以上のビアホールにより接続するように構成しても良
い。

【００２９】図５ないし図８は、本発明の第２の実施例
を示すものであり、第１の実施例と異なるところを説明
する。尚、第１の実施例と同一部分には、同一符号を付
している。第２の実施例では、図５に示すように、保護
素子として例えばチップコンデンサからなる保護コンデ
ンサ３３を出力配線層３４とグランド配線層３５との層
間に設けると共に、保護コンデンサ３３をグランド配線
層３５に直接接続し、保護コンデンサ３３と出力配線層
３４との間をビアホール（スルーホール）３６で接続す
るように構成した。この構成について、以下、具体的に
説明する。

【００３０】まず、出力配線層３４は、プリント配線基
板１１の上面に設けられた１層目の配線層であり、グラ
ンド配線層３５は、プリント配線基板１１の内部に設け
られた２層目の配線層である。尚、プリント配線基板１
１の下面には、３層目の配線層３７（図５及び図８参
照）が設けられている。上記出力配線層３４には、図６
に示すように、出力配線１９と、それ以外の種々の配線
２０とが設けられている。そして、プリント配線基板１
１の上面には、モールドＩＣ１７、コネクタ１８及び図
示しない各種の電子部品が配設されている。

【００３１】また、グランド配線層３５には、図７に示
すように、例えばべたパターンからなるグランド配線２
３が設けられている。このグランド配線２３には、保護
コンデンサ３３とほぼ同じ大きさの（少し小さい）矩形
状の開口部２３ｂが形成されている。そして、プリント
配線基板１１の内部には、保護コンデンサ３３が出力配
線層３４とグランド配線層３５との層間に配置されるよ
うに埋設されている。更に、保護コンデンサ３３の下面
の右端部及び右端面部に設けられたグランド側の端子
は、上記グランド配線２３（グランド配線層３５）に直
接半田付けされている。

【００３２】更にまた、保護コンデンサ３３の上面の左
端部に設けられた入力側の端子は、前記出力配線１９に
例えば３個のビアホール（即ち、スルーホール）３６を
介して接続されている。この場合、ビアホール３６の内
周面と保護コンデンサ３３の入力端子との間は、半田付
けされている。

【００３３】次に、上記第２の実施例のプリント配線基
板１１の製造方法について、簡単に説明する。まず、例
えばＣｕ配線をパターニングすることにより両面に２層
目及び３層目の配線層３５及び３７を予め形成しておい
たプリント配線基板１１ｅを用意し、このプリント配線
基板１１ｅの上面（配線層３５側の面）に、保護コンデ
ンサ３３を半田付けする。続いて、プリント配線基板１
１ｅの上面に、絶縁樹脂をコーティングする。そして、
上記絶縁樹脂膜のうちの、保護コンデンサ３３の入力側
の端子に接続するビアホール３６に対応する部分だけ
を、エッチングにより孔あけする。

【００３４】また、例えばＣｕ配線をパターニングする
ことにより上面に１層目の配線層３４を予め形成してお
いたプリント配線基板１１ｆを用意し、このプリント配
線基板１１ｆに３個のビアホール３６を形成する。そし
て、このプリント配線基板１１ｆを上記プリント配線基
板１１ｅの上面に載せて貼り合わせる。更に、上記ビア
ホール３６の内部へ半田を流し込むことにより、保護コ
ンデンサ３３の入力側の端子とビアホール３６との間を
半田付けして両者を接続する。これにより、図５に示す
プリント配線基板１１の製造が完了する。

【００３５】尚、上述した以外の第２の実施例の構成
は、第１の実施例の構成と同じ構成となっている。従っ
て、第２の実施例においても、第１の実施例とほぼ同じ
作用効果を得ることができる。特に、第２の実施例で
は、保護コンデンサ３３を出力配線層３４とグランド配
線層３５との層間に設け、保護コンデンサ３３をグラン
ド配線層３５に直接接続し、保護コンデンサ３３と出力
配線層３４との間をビアホール３６で接続したので、配
線の寄生インダクタンスをより一層小さく、即ち、より
一層無くすことができる。また、プリント配線基板１１
に実装する部品の集積密度を高くすることができ、実装
面積を小さくし得ることから、プリント配線基板１１を
より一層小形化することができる。

【００３６】尚、上記第２の実施例では、保護コンデン
サ３３をグランド配線２３に直接半田付けするように構
成したが、反対に、保護コンデンサ３３を出力配線１９
（出力配線層３４）に直接半田付けするように構成して
も良い。この構成の場合、出力配線層３４をプリント配
線基板１１の２層目の配線層とすると共に、グランド配
線層３５をプリント配線基板１１の１層目の配線層とす
ることが好ましい。そして、保護コンデンサ３３をグラ
ンド配線２３にビアホール（スルーホール）により接続
するように構成することが好ましい。

【００３７】また、上記第１または第２の実施例におい
て、保護コンデンサ２５、３３の代わりに、ツェナーダ
イオードを用いるように構成しても良いし、更に、保護
コンデンサ２５、３３の代わりに、保護コンデンサとツ
ェナーダイオードの並列回路を用いるように構成しても
良い。このように構成した場合も、第１または第２の実
施例とほぼ同じ作用効果を得ることができる。

【００３８】図９ないし図１２は、本発明の第３の実施
例を示すものであり、第２の実施例と異なるところを説
明する。尚、第２の実施例と同一部分には、同一符号を
付している。この第３の実施例では、図９に示すよう
に、出力配線１９とグランド配線２３との間に保護コン
デンサ用の誘電体膜３８を設けることにより、グランド
配線２３と誘電体膜３８と出力配線１９とから保護コン
デンサ３９を構成し、プリント配線基板１１の内部に保
護コンデンサ３９を埋設して作り込むように構成したも
のである。

【００３９】以下、上記第３の実施例のプリント配線基
板１１を製造する方法について、簡単に説明する。ま
ず、例えばＣｕ配線をパターニングすることにより両面
に２層目及び３層目の配線層３５及び３７を予め形成し
ておいたプリント配線基板１１ｇを用意し、このプリン
ト配線基板１１ｇの上面（配線層３５側の面）に、保護
コンデンサ３９用の誘電体膜３８を例えばスパッタによ
り形成する。この誘電体膜３８は、例えば（Ｂａ，Ｓ
ｒ）ＴｉＯ_３などの高誘電体の膜である。そして、上記
誘電体膜３８を例えばエッチングによりパターニングし
て、図９及び図１１に示すような矩形状の誘電体膜３８
とする。

【００４０】続いて、プリント配線基板１１ｇの上面
に、絶縁樹脂４０をコーティングする。そして、上記絶
縁樹脂膜４０のうちの、上記矩形状の誘電体膜３８に対
応する部分、即ち、保護コンデンサ３９の表面部分だけ
を孔あけする（図９参照）。この後、上記絶縁樹脂膜４
０及び上記誘電体膜３８の上にＣｕ配線（１層目の配線
層３４）を例えばスパッタ成膜により形成する。そし
て、このＣｕ配線をパターニングすることにより、出力
配線１９及び他の配線２０等（即ち、出力配線層３４）
を形成する。更に、上記Ｃｕ配線の上に絶縁樹脂（図示
しない）を塗布した後、実装半田箇所の孔あけを実行す
る。これにより、図９に示すプリント配線基板１１の製
造が完了する。

【００４１】尚、上述した以外の第３の実施例の構成
は、第２の実施例の構成と同じ構成となっている。従っ
て、第３の実施例においても、第１及び第２の実施例と
ほぼ同じ作用効果を得ることができる。特に、第３の実
施例では、保護コンデンサ３９用の誘電体膜３８を出力
配線１９とグランド配線２３との間に設けることによ
り、グランド配線２３と誘電体膜３８と出力配線１９と
から保護コンデンサ３９を構成したので、配線の寄生イ
ンダクタンスをより一層小さく、即ち、より一層無くす
ことができる。

【００４２】また、上記第３の実施例では、プリント配
線基板１１に実装する部品の個数を削減することがで
き、実装面積を小さくし得ることから、プリント配線基
板１１をより一層小形化することができる。

【００４３】尚、上記第３の実施例においては、スパッ
タにより誘電体膜３８を出力配線１９とグランド配線２
３との間に設けてグランド配線２３と誘電体膜３８と出
力配線１９とから保護コンデンサ３９を構成するように
したが、これに加えて、スパッタにより抵抗膜（例えば
ＣｒＳｉ等からなる膜）を１層目の配線と２層目の配線
との間に設けてチップ抵抗を構成するようにしても良
い。

【００４４】また、上記第３の実施例では、プリント配
線基板１１の内部に保護コンデンサ３９を埋設して作り
込むように構成したが、これに代えて、ツェナーダイオ
ードを埋設して作り込むように構成しても良い。この構
成の場合、誘電体膜３８の代わりに、Ｐ型及びＮ型のポ
リシリコンを積層したポリシリコン膜（ツェナーダイオ
ードを構成する膜）を設けるように構成すれば良い。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すプリント配線基板
の保護回路部分の縦断面図

【図２】プリント配線基板の上面の部分斜視図

【図３】プリント配線基板の内部の２層目の配線層を示
す部分上面図

【図４】プリント配線基板の下面の４層目の配線層を透
視的に示す部分上面図

【図５】本発明の第２の実施例を示す図１相当図

【図６】図２相当図

【図７】図３相当図

【図８】図４相当図

【図９】本発明の第３の実施例を示す図１相当図

【図１０】図２相当図

【図１１】図３相当図

【図１２】図４相当図

【図１３】従来構成を示す図２相当図

【図１４】他の従来構成を示す図２相当図

【符号の説明】

１１はプリント配線基板、１２は配線層（出力配線
層）、１３は配線層（グランド配線層）、１４は配線
層、１５は配線層、１６は絶縁体、１７はモールドＩ
Ｃ、１８はコネクタ、１９は出力配線、２１は出力端
子、２２はピン、２３はグランド配線、２５は保護コン
デンサ（保護素子）、２６はパッド、２７はパッド、２
８は端子、２９は端子、３０はビアホール（スルーホー
ル）、３１はビアホール（スルーホール）、３２はサー
ジ保護回路、３３は保護コンデンサ（保護素子）、３４
は出力配線層、３５はグランド配線層、３６はビアホー
ル（スルーホール）、３７は配線層、３８は誘電体膜、
３９は保護コンデンサ、４０は絶縁樹脂膜を示す。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4E351 AA00 BB03 BB49 DD41 GG06 5E338 AA03 BB02 BB13 BB25 BB75 CC01 CC04 CC06 CD01 EE12 5E346 AA12 AA13 AA15 AA22 AA33 AA36 AA42 AA43 BB03 BB04 BB06 BB20 FF01 FF45 HH01 5G013 AA02 AA16 BA02 CB03 CB30 DA10 DA11

Claims

【特許請求の範囲】

【請求項１】複数の配線層を備えた配線基板と、前記複数の配線層のうちの１つであって、半導体素子の
出力配線を設けた出力配線層と、前記複数の配線層のうちの１つであり且つ前記出力配線
層と異なる配線層であって、グランド配線を設けたグラ
ンド配線層と、前記出力配線層及び前記グランド配線層と異なる配線層
に設けられた保護素子とを備え、前記保護素子と前記出力配線層との間及び前記保護素子
と前記グランド配線層との間をそれぞれスルーホールで
接続するように構成したことを特徴とするサージ保護回
路。
【請求項２】前記保護素子と前記出力配線層との間を
接続するスルーホール及び前記保護素子と前記グランド
配線層との間を接続するスルーホールは、それぞれ複数
設けられていることを特徴とする請求項１記載のサージ
保護回路。
【請求項３】複数の配線層を備えた配線基板と、前記複数の配線層のうちの１つであって、半導体素子の
出力配線を設けた出力配線層と、前記複数の配線層のうちの１つであり且つ前記出力配線
層と異なる配線層であって、グランド配線を設けたグラ
ンド配線層と、前記出力配線層と前記グランド配線層の層間に設けら
れ、前記グランド配線層に直接接続された保護素子とを
備え、前記保護素子と前記出力配線層との間をスルーホールで
接続するように構成したことを特徴とするサージ保護回
路。
【請求項４】複数の配線層を備えた配線基板と、前記複数の配線層のうちの１つであって、半導体素子の
出力配線を設けた出力配線層と、前記複数の配線層のうちの１つであり且つ前記出力配線
層と異なる配線層であって、グランド配線を設けたグラ
ンド配線層と、前記出力配線層と前記グランド配線層の層間に設けら
れ、前記出力配線層に直接接続された保護素子とを備
え、前記保護素子と前記グランド配線層との間をスルーホー
ルで接続するように構成したことを特徴とするサージ保
護回路。
【請求項５】配線基板と、この配線基板の上に設けられたグランド配線と、このグランド配線の上面の所定部分に設けられた保護コ
ンデンサ用の誘電体膜と、前記グランド配線の上面を覆うと共に、前記誘電体膜の
上面を露出させるように設けられた絶縁層と、前記誘電体膜の上面及び前記絶縁層の上面に設けられた
半導体素子の出力配線とを備え、前記グランド配線と前記誘電体膜と前記出力配線とによ
り前記保護コンデンサを構成したことを特徴とするサー
ジ保護回路。
【請求項６】前記保護素子を、保護コンデンサ、ツェ
ナーダイオード、または、保護コンデンサとツェナーダ
イオードの並列回路で構成したことを特徴とする請求項
１ないし４のいずれかに記載のサージ保護回路。