JP2001015885A - 高周波用電子回路及び高周波用電子回路へのチップ三端子コンデンサの実装構造 - Google Patents

Abstract

(57)【要約】 【課題】 高周波用電子回路において、バイパスコンデ
ンサが十分な機能を発揮することを可能とする。 【解決手段】 内部又は裏面に配設されたアースライン
用グランド層７と、表面に配設された電源ライン用回路
層８と、スルーホール又はビアホール９を介してアース
ライン用グランド層７に接続された中継用ランド電極層
１０とを備えた配線基板１１又はパッケージに、入出力
端子６ｂ，６ｃとグランド端子６ｄとを備えたチップ三
端子コンデンサ６を表面実装し、入出力端子６ｂ，６ｃ
を電源ライン用回路層８に接続するとともに、グランド
端子６ｄを中継用ランド電極層１０に接続して、チップ
三端子コンデンサ６をバイパスコンデンサとして機能さ
せる。また、スルーホール又はビアホール９の長さを
０．５ｍｍ以下にして、バイパスコンデンサの全残留イ
ンダクタンスを小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、アースラインと
電源ラインの間にバイパスコンデンサを接続した高周波
用電子回路及び高周波用電子回路へのバイパスコンデン
サの実装構造に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】図８は
従来の代表的な高周波用電子回路３１の等価回路図であ
る。この高周波用電子回路３１は、ディジタルＩＣ３２
と、ディジタルＩＣ３２に駆動用の直流電圧Ｖｃｃを供
給する駆動用直流電源３３と、ディジタルＩＣ３２と駆
動用直流電源３３との間を電気的に接続するための電源
ライン３４及びアースライン３５と、電源ライン３４及
びアースライン３５の間に接続されたバイパスコンデン
サ（デカップリングコンデンサ）３６を備えている。

【０００３】この高周波用電子回路３１の中のバイパス
コンデンサ３６は、周波数に比例してインピーダンスが
低下する容量素子（コンデンサＣ）の性質により、各回
路（ステージ）の間で起こる混信を阻止する機能（デカ
ップリング機能）を発揮するとともに、ディジタルＩＣ
３２などを流れる負荷電流の急激な増減（変動）にとも
なって、電源ライン３４の等価直列インダクタンスＬ
ａ，Ｌｂにより生じる、電源電圧のリップル（重畳波）
を抑制する機能（リップル抑制機能）を発揮する。

【０００４】一方、最近のディジタル機器の急激な高速
化にともない、ＣＰＵでは５００ＭＨｚを越えるクロッ
ク周波数で処理が行われたり、ＤＲＡＭでは１００ＭＨ
ｚを越える周波数でデータの出し入れが行われたりして
おり、高周波用電子回路３１においては、高周波化がさ
らに進展つつあるのが実情である。

【０００５】しかしながら、近年の急激な高周波化にと
もない、高周波用電子回路３１ではバイパスコンデンサ
３６が十分に機能しない場合が生じるに至っている。す
なわち、従来はバイパスコンデンサ３６として、タンタ
ルコンデンサや大容量積層チップコンデンサが用いられ
ており、周波数が高くなると、容量素子としての直列イ
ンピーダンスが減少するが、図８に示すように、バイパ
スコンデンサ３６には、周波数に比例してインピーダン
スが上昇する残留インダクタンスＥＳＬが直列接続の状
態で存在しているため、周波数が高くなると、残留イン
ダクタンスＥＳＬによるインピーダンス増加分が容量素
子によるインピーダンス減少分を上回ることになり、バ
イパスコンデンサ３６が十分に機能を果たさなくなると
いう問題点がある。なお、上記高周波用電子回路３１に
おいては、バイパスコンデンサ３６自体の等価直列イン
ダクタンス及び各ライン３４，３５とバイパスコンデン
サ３６を結ぶ各接続配線の等価直列インダクタンスの合
計が、バイパスコンデンサ３６を接続することに起因す
る全残留インダクタンスＥＳＬとなる。

【０００６】本願発明は、上記問題点を解決するもので
あり、著しい高周波化のもとにおいてもバイパスコンデ
ンサに十分に機能を果たさせることが可能な高周波用電
子回路、及び高周波用電子回路へのバイパスコンデンサ
としてのチップ三端子コンデンサの実装構造を提供する
ことを目的とする。

【０００７】

【課題を解決するための手段】上記課題を達成するた
め、本願発明（請求項１）の高周波用電子回路は、アー
スラインと電源ラインの間にバイパスコンデンサが接続
された構造を有する高周波用電子回路であって、内部又
は裏面に配設されたアースライン用グランド層と、表面
に配設された電源ライン用回路層と、スルーホール又は
ビアホールを介してアースライン用グランド層に接続さ
れた中継用ランド電極層（グランドパターン）とを備え
た配線基板又はパッケージに、前記コンデンサ用電極の
一方と導通する入出力端子と、前記コンデンサ用電極の
他方と導通するグランド端子とを備えたチップ三端子コ
ンデンサが表面実装され、前記入出力端子が前記電源ラ
イン用回路層に接続されるとともに、前記グランド端子
が前記中継用ランド電極層（グランドパターン）に接続
されることにより、チップ三端子コンデンサが前記バイ
パスコンデンサとして用いられていることを特徴として
いる。

【０００８】本願発明（請求項１）の高周波用電子回路
においては、アースラインと電源ラインの間に接続され
ているチップ三端子コンデンサが、周波数に比例してイ
ンピーダンスが低下する容量素子特有の性質を発揮する
ことによりバイパスコンデンサとしての機能を果たす。
また、バイパスコンデンサであるチップ三端子コンデン
サにおいては、一方のコンデンサ用電極である内部電極
（貫通内部電極）に入出力端子が直結され、他方のコン
デンサ用電極である内部電極（グランド内部電極）にグ
ランド端子が直結されているとともに、入出力端子が電
源ライン用回路層に接続され、貫通内部電極が電源ライ
ンの一部を兼ねることになるため、貫通内部電極の等価
直列インダクタンスが電源ラインのインダクタンスに変
換され、チップ三端子コンデンサの等価直列インダクタ
ンスが極めて小さくなる。

【０００９】さらに、配線基板又はパッケージに表面実
装されている入出力端子は、配線基板又はパッケージの
表面の電源ライン用回路層に接続される一方、グランド
端子は、配線基板又はパッケージの中継用ランド電極層
に接続され、スルーホール又はビアホールを介して、配
線基板又はパッケージの内部又は裏面に配設されたアー
スライン用グランド層に接続されているため、チップ三
端子コンデンサの入出力端子と電源ライン用回路層の接
続と、チップ三端子コンデンサのグランド端子と中継用
ランド電極層の接続が、実質的に直接に行われることに
なり、中継用ランド電極層とアースライン用グランド層
を接続するスルーホール又はビアホールのインダクタン
スが、実質的に接続配線による等価直列インダクタンス
となる。そして、近年の電子回路における配線基板又は
パッケージにおいては、表面の電源ライン用回路層とア
ースライン用グランド層の層間厚み（間隔）が非常に薄
く、電源ライン用回路層とアースライン用グランド層を
接続するスルーホール又はビアホールの長さも非常に短
いため、スルーホール又はビアホールの等価直列インダ
クタンスは通常極めて小さい。

【００１０】したがって、本願発明の高周波用電子回路
におけるチップ三端子コンデンサによるバイパスコンデ
ンサの残留インダクタンス（すなわち、チップ三端子コ
ンデンサ自体の等価直列インダクタンス、及び中継用ラ
ンド電極層とアースライン用グランド層を接続するスル
ーホール又はビアホールの等価直列インダクタンスを合
わせたもの）は小さく、バイパスコンデンサとして十分
な機能を発揮することができる。

【００１１】また、本願発明（請求項２）の高周波用電
子回路へのチップ三端子コンデンサの実装構造は、アー
スラインと電源ラインの間にバイパスコンデンサとして
チップ三端子コンデンサが接続された高周波用電子回路
へのチップ三端子コンデンサの実装構造であって、内部
又は裏面に配設された前記アースライン用グランド層
と、表面に配設された電源ライン用回路層と、スルーホ
ール又はビアホールを介してアースライン用グランド層
に接続された中継用ランド電極層（グランドパターン）
とを備えた配線基板又はパッケージに、前記コンデンサ
用電極の一方と導通する入出力端子と、前記コンデンサ
用電極の他方と導通するグランド端子とを備えたチップ
三端子コンデンサを表面実装し、前記入出力端子を前記
電源ライン用回路層に接続するとともに、前記グランド
端子を前記中継用ランド電極層（グランドパターン）に
接続したことを特徴としている。

【００１２】本願発明（請求項２）の高周波用電子回路
へのチップ三端子コンデンサの実装構造においては、配
線基板又はパッケージにチップ三端子コンデンサを表面
実装し、入出力端子を電源ライン用回路層に接続すると
ともに、グランド端子を中継用ランド電極層（グランド
パターン）に接続し、スルーホール又はビアホールを介
してアースライン用グランド層に接続するようにしてい
るので、上述のような作用を奏する本願発明の請求項１
の高周波用電子回路を確実に構成することが可能にな
る。

【００１３】また、請求項３の高周波用電子回路へのチ
ップ三端子コンデンサの実装構造は、前記スルーホール
又はビアホールの長さが０．５ｍｍ以下であることを特
徴としている。

【００１４】バイパスコンデンサを接続することに由来
する全残留インダクタンスを支配するスルーホール又は
ビアホールの長さを０．５ｍｍ以下とした場合、その長
さに比例するスルーホール又はビアホールの等価直列イ
ンダクタンスは極めて小さくなる。したがって、バイパ
スコンデンサの全残留インダクタンスを確実に小さくし
て、バイパスコンデンサをさらに確実に効率よく機能さ
せることができるようになる。なお、本願発明におい
て、スルーホール又はビアホールの長さとは、アースラ
イン用グランド層と、電源ライン用回路層とを、スルー
ホール又はビアホールにより電気的に接続する場合の電
路の長さを意味する概念である。

【００１５】

【発明の実施の形態】以下、本願発明の実施の形態を示
してその特徴とするところをさらに詳しく説明する。図
１は本願発明の一実施形態にかかるチップ三端子コンデ
ンサの実装構造を採用した高周波用電子回路の要部構成
を示す断面図、図２は本願発明の一実施形態にかかる高
周波用電子回路全体の等価回路図、図３は本願発明の一
実施形態にかかる高周波用電子回路へのチップ三端子コ
ンデンサの実装構造を示す拡大断面図、図４は本願発明
の一実施形態にかかる高周波用電子回路へのチップ三端
子コンデンサの実装構造を示す平面図である。

【００１６】この実施形態の高周波用電子回路１は、図
１及び図２に示すように、作動周波数の極めて高いディ
ジタルＩＣ２と、ディジタルＩＣ２に駆動用の直流電圧
Ｖｃｃを供給する駆動用直流電源３と、ディジタルＩＣ
２と駆動用直流電源３との間を電気的に接続するための
電源ライン４及びアースライン５と、電源ライン４とア
ースライン５の間に接続されたチップ三端子コンデンサ
６とを備えており、チップ三端子コンデンサ６がバイパ
スコンデンサとして機能するよう構成されている。

【００１７】以下、チップ三端子コンデンサ（バイパス
コンデンサ）６の実装構造を中心にさらに具体的に説明
する。高周波用電子回路１に用いられている配線基板１
１は、図１及び図３に示すように、内部に配設されたア
ースライン用グランド層７と、表面に配設された電源ラ
イン用回路層８と、ビアホール９を介してアースライン
用グランド層７に電気的に接続されている中継用ランド
電極層（グランドパターン）１０を備えている。なお、
この配線基板１１においては、図４に示すように、アー
スライン用グランド層７（図１，３）と中継用ランド電
極層１０の間に、２個のビアホール９が設けられてい
る。ただし、ビアホール９の数に特別の制約はなく、例
えば、図５に示すように、中継用ランド電極層１０の中
央に１個のビアホール９を配設し、このビアホール９に
よりアースライン用グランド層７と中継用ランド電極層
１０を電気的に接続するように構成することも可能であ
る。

【００１８】そして、この実施形態においては、ビアホ
ール９（図３）の直径Ｄを５００μｍ，長さＬを０．５
ｍｍとしている。

【００１９】一方、図６に示すように、チップ三端子コ
ンデンサ６のコンデンサ素子６ａの内部には、一方のコ
ンデンサ用電極である内部電極（貫通内部電極）６ｅ
と、他方のコンデンサ用電極である内部電極（グランド
内部電極）６ｆが配設されている。また、コンデンサ素
子６ａの両端部には、貫通内部電極６ｅの両端部と接続
するように入出力端子６ｂ，６ｃが配設され、コンデン
サ素子６ａの両側面には、グランド内部電極６ｆの両端
部と導通するようにグランド端子６ｄが配設されてい
る。なお、図７は、このチップ三端子コンデンサ６の等
価回路図である。

【００２０】そして、このチップ三端子コンデンサ６
が、図３に示すように、配線基板１１の表面に実装され
ており、入出力端子６ｂ，６ｃがはんだ１３ａ，１３ｂ
により電源ライン用回路層８に接続されているととも
に、チップ三端子コンデンサ６のグランド端子６ｄがは
んだ１３ｃにより中継用ランド電極層１０に接続されて
いる。このように、チップ三端子コンデンサ６の貫通内
部電極６ｅ（図６）が、電源ライン用回路層８に、その
一部を構成するように接続されるとともに、グランド内
部電極６ｆ（図６）がビアホール９を経由してアースラ
イン用グランド層７に接続されることにより、チップ三
端子コンデンサ６は、図２に示すように、電源ライン４
とアースライン５の間に容量素子（コンデンサＣ）とし
て接続されることになり、バイパスコンデンサとしての
機能を果たすことになる。

【００２１】また、図２及び図３に示すように、チップ
三端子コンデンサ６においては、貫通内部電極６ｅが電
源ライン４の一部を構成するように配設されており、貫
通内部電極６ｅの等価直列インダクタンスは、電源ライ
ン４のインダクタンスに変換され、また、グランド内部
電極６ｆがグランド端子６ｄに直結されているため、グ
ランド内部電極６ｆの等価直列インダクタンスは極めて
小さい。したがって、チップ三端子コンデサ６自体の等
価直列インダクタンスは非常に小さくなる。なお、チッ
プ三端子コンデンサ６の等価直列インダクタンスとして
は、例えば０．１ｎＨ程度となる。

【００２２】一方、チップ三端子コンデンサ６の入出力
端子６ｂ，６ｃ及びグランド端子６ｄは、電源ライン用
回路層８及び中継用ランド電極層１０にそれぞれ直結さ
れているので、チップ三端子コンデンサ６を接続するた
めの接続配線の等価直列インダクタンスは、実質的にビ
アホール９によるインダクタンスだけとなる。

【００２３】そして、ビアホールの直径及び長さが、上
述のように、直径Ｄ＝５００μｍ，長さＬ＝０．５ｍｍ
である場合、ビアホール１個当たりインダクタンスは約
０．１ｎＨとなり、図４に示すように、アースライン用
グランド層７と中継用ランド電極層１０が２個のビアホ
ール９により並列接続となっている場合は、接続配線の
等価直列インダクタンスは１個の場合の半分の０．０５
ｎＨになる。

【００２４】そして、バイパスコンデンサの全残留イン
ダクタンスＥＳＬは、チップ三端子コンデンサ６自体の
等価直列インダクタンスと、ビアホール９による等価直
列インダクタンスとを合わせたものとなるが、前者が例
えば０．１ｎＨであり、後者が例えば０．０５ｎＨであ
れば、バイパスコンデンサの全残留インダクタンスＥＳ
Ｌは、０．１５ｎＨとなる。

【００２５】この実施形態のバイパスコンデンサの実装
構造のように、全残留インダクタンスＥＳＬが０．２ｎ
Ｈ以下になると、バイパスコンデンサとしての機能は十
分に果たされることになり、ディジタルＩＣ２などを流
れる負荷電流の急激な増減（変動）にともなって、電源
ライン４の等価直列インダクタンスＬａ，Ｌｂの存在に
より生じる電源電圧のリップル（重畳波）を抑制する機
能（リップル抑制機能）が存分に発揮されることにな
る。

【００２６】なお、上記実施形態においては、チップ三
端子コンデンサ６が表面実装される対象が、内部のアー
スライン用グランド層７と、表面の中継用ランド電極層
１０がビアホール９により接続された構造を有する配線
基板１１である場合を例にとって説明したが、チップ三
端子コンデンサ６が表面実装される対象は、上述のよう
な構造の配線基板に限られるものではなく、裏面に配設
されたアースライン用グランド層がスルーホールにより
表面の中継用ランド電極層に接続されている様な構造の
配線基板であってもよい。また、チップ三端子コンデン
サ６が表面実装される対象は、配線基板に限定されるも
のではなく、内部や裏面にアースライン用のグランド層
が配設されたパッケージであってもよい。

【００２７】また、上記実施形態では、チップ三端子コ
ンデンサ６として、一方の内部電極（貫通内部電極）６
ｅ及び他方の内部電極（グランド内部電極）６ｆが、そ
れぞれ一層である場合を例にとって説明したが、複数枚
の電極を積層した構造のチップ三端子コンデンサを用い
ることも可能である。

【００２８】また、上記実施形態では、チップ三端子コ
ンデンサ６のグランド端子６ｄがコンデンサ素子６ａの
上下両面側に回り込むように形成されている場合を例に
とって説明したが、グランド端子６ｄがコンデンサ素子
６ａの側面にのみ形成されているような構造のものを用
いることも可能である。なお、入出力端子６ｂ，６ｃの
形状についても特に制約はない。

【００２９】本願発明はさらにその他の点においても上
記実施形態に限定されるものではなく、高周波用電子回
路を構成する回路要素なども含めて、発明の要旨の範囲
内において、種々の応用、変形を加えることが可能であ
る。

【００３０】

【発明の効果】本願発明（請求項１）の高周波用電子回
路においては、入出力端子とグランド端子を備えたチッ
プ三端子コンデンサを、内部又は裏面にアースライン用
グランド層が配設された配線基板又はパッケージに表面
実装し、入出力端子を電源ライン用回路層に接続すると
ともに、グランド端子を中継用ランド電極層（グランド
パターン）に接続することにより、チップ三端子コンデ
ンサをバイパスコンデンサとして用いるとともに、バイ
パスコンデンサ（チップ三端子コンデンサ）を接続する
ことに由来する全残留インダクタンスが小さくなるよう
にしているので、高周波用電子回路において、チップ三
端子コンデンサにバイパスコンデンサとしての十分な機
能を発揮させることが可能になる。

【００３１】また、本願発明（請求項２）の高周波用電
子回路へのチップ三端子コンデンサの実装構造は、配線
基板又はパッケージにチップ三端子コンデンサを表面実
装し、入出力端子を電源ライン用回路層に接続するとと
もに、グランド端子を中継用ランド電極層（グランドパ
ターン）に接続し、スルーホール又はビアホールを介し
てアースライン用グランド層に接続するようにしている
ので、上述の本願発明の請求項１の高周波用電子回路を
確実に構成することが可能になり、バイパスコンデンサ
の全残留インダクタンスを小さくして、チップ三端子コ
ンデンサにバイパスコンデンサとしての十分な機能を発
揮させることが可能になる。

【００３２】また、本願発明（請求項３）のチップ三端
子コンデンサの実装構造のように、スルーホール又はビ
アホールの長さを０．５ｍｍ以下とした場合、スルーホ
ール又はビアホールによるインダクタンスが極めて小さ
くなり、バイパスコンデンサの全残留インダクタンスを
より小さくすることが可能になるため、高周波用電子回
路において、バイパスコンデンサをさらに効率よく機能
させることができるようになる。

【図面の簡単な説明】

【図１】本願発明の一実施形態にかかるチップ三端子コ
ンデンサの実装構造を採用した高周波用電子回路の要部
構成を示す断面図である。

【図２】本願発明の一実施形態にかかる高周波用電子回
路全体の等価回路図である。

【図３】本願発明の一実施形態にかかる高周波用電子回
路へのチップ三端子コンデンサ（バイパスコンデンサ）
の実装構造を示す拡大断面図である。

【図４】本願発明の一実施形態にかかる高周波用電子回
路へのチップ三端子コンデンサ（バイパスコンデンサ）
の実装構造を示す平面図である。

【図５】本願発明の一実施形態にかかる高周波用電子回
路へのチップ三端子コンデンサ（バイパスコンデンサ）
の実装構造の他の例を示す平面図である。

【図６】本願発明の一実施形態にかかる高周波用電子回
路に用いられているチップ三端子コンデンサを示す斜視
図である。

【図７】図６のチップ三端子コンデンサの等価回路図で
ある。

【図８】従来の高周波用電子回路の等価回路図である。

【符号の説明】

１ 高周波用の電子回路 ２ ディジタルＩＣ ３ 駆動用直流電源 ４ 電源ライン ５ アースライン ６ チップ三端子コンデンサ（バイパスコンデ
ンサ） ６ａ コンデンサ素子 ６ｂ，６ｃ 入出力端子 ６ｄ グランド端子 ６ｅ 貫通内部電極 ６ｆ グランド内部電極 ７ アースライン用グランド層 ８ 電源ライン用回路層 ９ ビアホール １０ 中継用ランド電極層 １１ 配線基板 １３ａ，１３ｂ，１３ｃ はんだ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小島 淳 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 Ｆターム(参考） 5E317 AA04 AA21 AA24 BB18 CC08 CC25 CD27 CD32 GG11 5E336 AA04 BB02 BC01 BC34 CC32 CC53 GG05 GG11 5E338 AA02 BB02 BB13 CC01 CD01 EE14 5J024 AA01 DA03 DA32 EA08

Claims (3)

【特許請求の範囲】
1. 【請求項１】アースラインと電源ラインの間にバイパス
   コンデンサが接続された構造を有する高周波用電子回路
   であって、 内部又は裏面に配設されたアースライン用グランド層
   と、表面に配設された電源ライン用回路層と、スルーホ
   ール又はビアホールを介してアースライン用グランド層
   に接続された中継用ランド電極層（グランドパターン）
   とを備えた配線基板又はパッケージに、 前記コンデンサ用電極の一方と導通する入出力端子と、
   前記コンデンサ用電極の他方と導通するグランド端子と
   を備えたチップ三端子コンデンサが表面実装され、 前記入出力端子が前記電源ライン用回路層に接続される
   とともに、前記グランド端子が前記中継用ランド電極層
   （グランドパターン）に接続されることにより、チップ
   三端子コンデンサが前記バイパスコンデンサとして用い
   られていることを特徴とする高周波用電子回路。
2. 【請求項２】アースラインと電源ラインの間にバイパス
   コンデンサとしてチップ三端子コンデンサが接続された
   高周波用電子回路へのチップ三端子コンデンサの実装構
   造であって、 内部又は裏面に配設された前記アースライン用グランド
   層と、表面に配設された電源ライン用回路層と、スルー
   ホール又はビアホールを介してアースライン用グランド
   層に接続された中継用ランド電極層（グランドパター
   ン）とを備えた配線基板又はパッケージに、 前記コンデンサ用電極の一方と導通する入出力端子と、
   前記コンデンサ用電極の他方と導通するグランド端子と
   を備えたチップ三端子コンデンサを表面実装し、 前記入出力端子を前記電源ライン用回路層に接続すると
   ともに、 前記グランド端子を前記中継用ランド電極層（グランド
   パターン）に接続したこと を特徴とする高周波用電子回路へのチップ三端子コンデ
   ンサの実装構造。
3. 【請求項３】前記スルーホール又はビアホールの長さが
   ０．５ｍｍ以下であることを特徴とする請求項２記載の
   高周波用電子回路へのチップ三端子コンデンサの実装構
   造。