JP3337018B2 - 積層コンデンサ、配線基板、デカップリング回路および高周波回路 - Google Patents
積層コンデンサ、配線基板、デカップリング回路および高周波回路Info
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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Description
【０００１】
【発明の属する技術分野】この発明は、積層コンデン
サ、配線基板、デカップリング回路および高周波回路に
関するもので、特に、高周波回路において有利に適用さ
れ得る積層コンデンサ、ならびに、この積層コンデンサ
を用いて構成される、配線基板、デカップリング回路お
よび高周波回路に関するものである。
サ、配線基板、デカップリング回路および高周波回路に
関するもので、特に、高周波回路において有利に適用さ
れ得る積層コンデンサ、ならびに、この積層コンデンサ
を用いて構成される、配線基板、デカップリング回路お
よび高周波回路に関するものである。
【０００２】
【従来の技術】従来からある最も典型的な積層コンデン
サは、たとえばセラミック誘電体からなり、積層される
複数の誘電体層、ならびに複数のコンデンサユニットを
形成するように特定の誘電体層を介して互いに対向しな
がら誘電体層の積層方向に交互に配置される複数対の第
１および第２の内部電極を有する、コンデンサ本体を備
えている。コンデンサ本体の第１および第２の端面に
は、それぞれ、第１および第２の外部端子電極が形成さ
れる。第１の内部電極は、コンデンサ本体の第１の端面
上にまで延び、ここで第１の外部端子電極に電気的に接
続され、また、第２の内部電極は、第２の端面上にまで
延び、ここで第２の外部端子電極に電気的に接続され
る。
サは、たとえばセラミック誘電体からなり、積層される
複数の誘電体層、ならびに複数のコンデンサユニットを
形成するように特定の誘電体層を介して互いに対向しな
がら誘電体層の積層方向に交互に配置される複数対の第
１および第２の内部電極を有する、コンデンサ本体を備
えている。コンデンサ本体の第１および第２の端面に
は、それぞれ、第１および第２の外部端子電極が形成さ
れる。第１の内部電極は、コンデンサ本体の第１の端面
上にまで延び、ここで第１の外部端子電極に電気的に接
続され、また、第２の内部電極は、第２の端面上にまで
延び、ここで第２の外部端子電極に電気的に接続され
る。
【０００３】この積層コンデンサにおいて、たとえば第
２の外部端子電極から第１の外部端子電極へと流れる電
流は、第２の外部端子電極から第２の内部電極へと流
れ、この第２の内部電極から誘電体層を通って第１の内
部電極に至り、次いで、この第１の内部電極内を通って
第１の外部端子電極へと至る。
２の外部端子電極から第１の外部端子電極へと流れる電
流は、第２の外部端子電極から第２の内部電極へと流
れ、この第２の内部電極から誘電体層を通って第１の内
部電極に至り、次いで、この第１の内部電極内を通って
第１の外部端子電極へと至る。
【０００４】コンデンサの等価回路は、コンデンサの容
量をＣ、等価直列インダクタンス（ＥＳＬ）をＬ、等価
直列抵抗（ＥＳＲ）と呼ばれる主に電極の抵抗をＲとし
たとき、直列にＣＬＲが接続された回路で表わされる。
量をＣ、等価直列インダクタンス（ＥＳＬ）をＬ、等価
直列抵抗（ＥＳＲ）と呼ばれる主に電極の抵抗をＲとし
たとき、直列にＣＬＲが接続された回路で表わされる。
【０００５】この等価回路では、共振周波数（ｆ0 ）
は、ｆ0 ＝１／〔２π×（Ｌ×Ｃ）1/ 2 〕となり、共振
周波数より高い周波数では、コンデンサとして機能しな
くなる。言い換えると、ＬすなわちＥＳＬ値が小さけれ
ば、共振周波数（ｆ0 ）は高くなり、より高周波で使用
できることになる。なお、内部電極に銅を用いてＥＳＲ
を小さくすることなども考えられているが、マイクロ波
領域で使うためには低ＥＳＬ化が図られたコンデンサが
必要となる。
は、ｆ0 ＝１／〔２π×（Ｌ×Ｃ）1/ 2 〕となり、共振
周波数より高い周波数では、コンデンサとして機能しな
くなる。言い換えると、ＬすなわちＥＳＬ値が小さけれ
ば、共振周波数（ｆ0 ）は高くなり、より高周波で使用
できることになる。なお、内部電極に銅を用いてＥＳＲ
を小さくすることなども考えられているが、マイクロ波
領域で使うためには低ＥＳＬ化が図られたコンデンサが
必要となる。
【０００６】また、ワークステーションやパーソナルコ
ンピュータ等のマイクロプロセッシングユニット（ＭＰ
Ｕ）のＭＰＵチップに電源を供給する電源回路に接続さ
れるデカップリングコンデンサとして用いられるコンデ
ンサにおいても、低ＥＳＬ化が求められている。
ンピュータ等のマイクロプロセッシングユニット（ＭＰ
Ｕ）のＭＰＵチップに電源を供給する電源回路に接続さ
れるデカップリングコンデンサとして用いられるコンデ
ンサにおいても、低ＥＳＬ化が求められている。
【０００７】図８は、上述したＭＰＵ１および電源部２
に関する接続構成の一例を図解的に示すブロック図であ
る。
に関する接続構成の一例を図解的に示すブロック図であ
る。
【０００８】図８を参照して、ＭＰＵ１は、ＭＰＵチッ
プ３およびメモリ４を備える。電源部２は、ＭＰＵチッ
プ３に電源を供給するためのもので、電源部２からＭＰ
Ｕチップ３に至る電源回路には、デカップリングコンデ
ンサ５が接続されている。また、ＭＰＵチップ３からメ
モリ４側には、信号回路が構成されている。
プ３およびメモリ４を備える。電源部２は、ＭＰＵチッ
プ３に電源を供給するためのもので、電源部２からＭＰ
Ｕチップ３に至る電源回路には、デカップリングコンデ
ンサ５が接続されている。また、ＭＰＵチップ３からメ
モリ４側には、信号回路が構成されている。
【０００９】上述したようなＭＰＵ１に関連して用いら
れるデカップリングコンデンサ５の場合でも、通常のデ
カップリングコンデンサと同様、ノイズ吸収や電源の変
動に対する平滑化のために用いられるが、さらに、最近
では、ＭＰＵチップ３において、その動作周波数が５０
０ＭＨｚを超えて１ＧＨｚにまで達するものが計画され
ており、このようなＭＰＵチップ３に関連して高速動作
が要求される用途にあっては、クイックパワーサプライ
としての機能（立ち上がり時等の電力が急に必要な時
に、コンデンサに充電された電気量から数ナノ秒の間に
電力を供給する機能）が必要である。
れるデカップリングコンデンサ５の場合でも、通常のデ
カップリングコンデンサと同様、ノイズ吸収や電源の変
動に対する平滑化のために用いられるが、さらに、最近
では、ＭＰＵチップ３において、その動作周波数が５０
０ＭＨｚを超えて１ＧＨｚにまで達するものが計画され
ており、このようなＭＰＵチップ３に関連して高速動作
が要求される用途にあっては、クイックパワーサプライ
としての機能（立ち上がり時等の電力が急に必要な時
に、コンデンサに充電された電気量から数ナノ秒の間に
電力を供給する機能）が必要である。
【００１０】このため、ＭＰＵ１におけるデカップリン
グコンデンサ５にあっても、インダクタンス成分ができ
るだけ低い、たとえば１０ｐＨ以下であることが必要と
なってきており、このようにインダクタンス値の低いコ
ンデンサの実現が望まれている。
グコンデンサ５にあっても、インダクタンス成分ができ
るだけ低い、たとえば１０ｐＨ以下であることが必要と
なってきており、このようにインダクタンス値の低いコ
ンデンサの実現が望まれている。
【００１１】より具体的に説明すると、あるＭＰＵチッ
プ３では、ＤＣ約２．０Ｖが供給され、消費電力は約２
４Ｗ、すなわち１２Ａ位の電流が流れる設計になってい
る。その消費電力の低減化のために、ＭＰＵ１が動作し
ていない時はスリープモードとして、消費電力を１Ｗ以
下にまで落とす仕様が採用されている。スリープモード
からアクティブモードへの変換時、ＭＰＵチップ３に
は、その動作数クロックのうちにアクティブモードに必
要な電力が供給される必要がある。動作周波数５００Ｍ
Ｈｚでは、スリープモードからアクティブモードへの変
換時において、４〜７ナノ秒という時間の間に電力を供
給する必要がある。
プ３では、ＤＣ約２．０Ｖが供給され、消費電力は約２
４Ｗ、すなわち１２Ａ位の電流が流れる設計になってい
る。その消費電力の低減化のために、ＭＰＵ１が動作し
ていない時はスリープモードとして、消費電力を１Ｗ以
下にまで落とす仕様が採用されている。スリープモード
からアクティブモードへの変換時、ＭＰＵチップ３に
は、その動作数クロックのうちにアクティブモードに必
要な電力が供給される必要がある。動作周波数５００Ｍ
Ｈｚでは、スリープモードからアクティブモードへの変
換時において、４〜７ナノ秒という時間の間に電力を供
給する必要がある。
【００１２】しかし、上述の電力を供給することは、電
源部２からでは間に合わないため、電源部２から電源を
供給するまでの時間、ＭＰＵチップ３近傍に置くデカッ
プリングコンデンサ５に充電されている電荷を放電する
ことによってＭＰＵチップ３に電源を供給することが行
なわれる。
源部２からでは間に合わないため、電源部２から電源を
供給するまでの時間、ＭＰＵチップ３近傍に置くデカッ
プリングコンデンサ５に充電されている電荷を放電する
ことによってＭＰＵチップ３に電源を供給することが行
なわれる。
【００１３】動作クロック周波数が１ＧＨｚのものにあ
っては、このような機能を満足させるために、ＭＰＵチ
ップ３近傍のデカップリングコンデンサ５のＥＳＬは、
少なくとも１０ｐＨ以下であることが必要となる。
っては、このような機能を満足させるために、ＭＰＵチ
ップ３近傍のデカップリングコンデンサ５のＥＳＬは、
少なくとも１０ｐＨ以下であることが必要となる。
【００１４】
【発明が解決しようとする課題】先に述べた一般的な積
層コンデンサのＥＳＬは、５００〜８００ｐＨ程度であ
り、上述したような１０ｐＨ以下には程遠い。このよう
に、インダクタンス成分が積層コンデンサにおいてもた
らされるのは、積層コンデンサにおいて流れる電流の方
向によってその方向が決まる磁束が誘起され、この磁束
に起因して自己インダクタンス成分が生じるためであ
る。
層コンデンサのＥＳＬは、５００〜８００ｐＨ程度であ
り、上述したような１０ｐＨ以下には程遠い。このよう
に、インダクタンス成分が積層コンデンサにおいてもた
らされるのは、積層コンデンサにおいて流れる電流の方
向によってその方向が決まる磁束が誘起され、この磁束
に起因して自己インダクタンス成分が生じるためであ
る。
【００１５】上述したような背景の下、低ＥＳＬ化を図
り得る積層コンデンサの構造が、たとえば、特開平２−
２５６２１６号公報、米国特許第５８８０９２５号、特
開平２−１５９００８号公報、特開平１１−１４４９９
６号公報、特開平７−２０１６５１号公報等において提
案されている。
り得る積層コンデンサの構造が、たとえば、特開平２−
２５６２１６号公報、米国特許第５８８０９２５号、特
開平２−１５９００８号公報、特開平１１−１４４９９
６号公報、特開平７−２０１６５１号公報等において提
案されている。
【００１６】上述の低ＥＳＬ化は、主として、積層コン
デンサにおいて誘起される磁束の相殺によるもので、こ
のような磁束の相殺が生じるようにするため、積層コン
デンサにおいて流れる電流の方向を多様化することが行
なわれている。そして、この電流の方向の多様化のた
め、コンデンサ本体の外表面上に形成される端子電極の
数を増やすことによって、これに電気的に接続されるよ
うに引き出される内部電極の引出し部分の数を増やすと
ともに、内部電極の引き出し部分をいくつかの方向に向
けることが行なわれている。
デンサにおいて誘起される磁束の相殺によるもので、こ
のような磁束の相殺が生じるようにするため、積層コン
デンサにおいて流れる電流の方向を多様化することが行
なわれている。そして、この電流の方向の多様化のた
め、コンデンサ本体の外表面上に形成される端子電極の
数を増やすことによって、これに電気的に接続されるよ
うに引き出される内部電極の引出し部分の数を増やすと
ともに、内部電極の引き出し部分をいくつかの方向に向
けることが行なわれている。
【００１７】しかしながら、上述したように提案されて
いる積層コンデンサにおける低ＥＳＬ化のための対策
は、効果の点において、未だ不十分である。
いる積層コンデンサにおける低ＥＳＬ化のための対策
は、効果の点において、未だ不十分である。
【００１８】たとえば、特開平２−２５６２１６号公
報、米国特許第５８８０９２５号および特開平２−１５
９００８号公報では、内部電極をコンデンサ本体の対向
する２つの側面にまで引き出す構造が記載されている
が、約１００ｐＨ程度までしか低ＥＳＬ化を図ることが
できないものと推測される。
報、米国特許第５８８０９２５号および特開平２−１５
９００８号公報では、内部電極をコンデンサ本体の対向
する２つの側面にまで引き出す構造が記載されている
が、約１００ｐＨ程度までしか低ＥＳＬ化を図ることが
できないものと推測される。
【００１９】また、特開平１１−１４４９９６号公報で
は、内部電極をコンデンサ本体の４つの側面に引き出す
構造が記載されているが、最も優れたＥＳＬ値として、
４０ｐＨが記載されているにすぎない。
は、内部電極をコンデンサ本体の４つの側面に引き出す
構造が記載されているが、最も優れたＥＳＬ値として、
４０ｐＨが記載されているにすぎない。
【００２０】また、特開平７−２０１６５１号公報で
は、内部電極をコンデンサ本体の上下の主面にまで引き
出す構造が記載されているが、最も優れたＥＳＬ値とし
て、５０ｐＨが記載されているにすぎない。
は、内部電極をコンデンサ本体の上下の主面にまで引き
出す構造が記載されているが、最も優れたＥＳＬ値とし
て、５０ｐＨが記載されているにすぎない。
【００２１】そのため、このような積層コンデンサが用
いられるＭＰＵチップ用の（電源ラインを含む）高周波
回路において、従来は、たとえば１０ｐＨ以下といった
ＥＳＬを実現するため、複数の積層コンデンサを並列に
接続した状態として配線基板に実装することが行なわれ
ている。その結果、積層コンデンサのための実装面積が
大きくなり、このような高周波回路を構成する電気機器
の小型化を阻害する原因となっている。
いられるＭＰＵチップ用の（電源ラインを含む）高周波
回路において、従来は、たとえば１０ｐＨ以下といった
ＥＳＬを実現するため、複数の積層コンデンサを並列に
接続した状態として配線基板に実装することが行なわれ
ている。その結果、積層コンデンサのための実装面積が
大きくなり、このような高周波回路を構成する電気機器
の小型化を阻害する原因となっている。
【００２２】そこで、この発明の目的は、低ＥＳＬ化を
より効果的に図り得るように改良された積層コンデンサ
を提供しようとすることである。
より効果的に図り得るように改良された積層コンデンサ
を提供しようとすることである。
【００２３】この発明の他の目的は、上述したような積
層コンデンサを用いて構成される、配線基板、デカップ
リング回路および高周波回路を提供しようとすることで
ある。
層コンデンサを用いて構成される、配線基板、デカップ
リング回路および高周波回路を提供しようとすることで
ある。
【００２４】
【課題を解決するための手段】この発明に係る積層コン
デンサは、積層される複数の誘電体層を含むコンデンサ
本体を備えている。
デンサは、積層される複数の誘電体層を含むコンデンサ
本体を備えている。
【００２５】このコンデンサ本体の内部には、特定の誘
電体層を介して互いに対向する四角形の少なくとも１対
の第１および第２の内部電極が設けられ、コンデンサ本
体の、内部電極と平行に延びる少なくとも一方の主面上
には、第１および第２の外部端子電極が設けられる。
電体層を介して互いに対向する四角形の少なくとも１対
の第１および第２の内部電極が設けられ、コンデンサ本
体の、内部電極と平行に延びる少なくとも一方の主面上
には、第１および第２の外部端子電極が設けられる。
【００２６】コンデンサ本体の内部には、さらに、第２
の内部電極に対して電気的に絶縁された状態で第１の内
部電極と第１の外部端子電極とを電気的に接続するよう
に特定の誘電体層を貫通する複数の第１の貫通導体、お
よび第１の内部電極に対して電気的に絶縁された状態で
第２の内部電極と第２の外部端子電極とを電気的に接続
するように特定の誘電体層を貫通する複数の第２の貫通
導体がそれぞれ設けられる。
の内部電極に対して電気的に絶縁された状態で第１の内
部電極と第１の外部端子電極とを電気的に接続するよう
に特定の誘電体層を貫通する複数の第１の貫通導体、お
よび第１の内部電極に対して電気的に絶縁された状態で
第２の内部電極と第２の外部端子電極とを電気的に接続
するように特定の誘電体層を貫通する複数の第２の貫通
導体がそれぞれ設けられる。
【００２７】上述した複数の第１および第２の貫通導体
は、第１および第２の内部電極の辺上を含む全域にわた
って分布するように設けられる。
は、第１および第２の内部電極の辺上を含む全域にわた
って分布するように設けられる。
【００２８】また、これら第１および第２の貫通導体
は、内部電極を流れる電流によって誘起される磁界を互
いに相殺するように、かつ実質的に正方形の各頂点に位
置する分布状態をもって互いに隣り合うように配置され
る。
は、内部電極を流れる電流によって誘起される磁界を互
いに相殺するように、かつ実質的に正方形の各頂点に位
置する分布状態をもって互いに隣り合うように配置され
る。
【００２９】そして、前述した技術的課題を解決するた
め、前記第１および第２の貫通導体の配列ピッチをＰ
（単位はｍｍ）、前記第１および第２の貫通導体の合計
数をＮとしたとき、Ｐ／Ｎが０．０２２以下になるよう
に選ばれていることを特徴としている。
め、前記第１および第２の貫通導体の配列ピッチをＰ
（単位はｍｍ）、前記第１および第２の貫通導体の合計
数をＮとしたとき、Ｐ／Ｎが０．０２２以下になるよう
に選ばれていることを特徴としている。
【００３０】
【００３１】この発明に係る積層コンデンサにおいて、
第１および第２の外部端子電極は、それぞれ、第１およ
び第２の貫通導体の各々に関連して点状に分布するよう
に設けられていることが好ましい。
第１および第２の外部端子電極は、それぞれ、第１およ
び第２の貫通導体の各々に関連して点状に分布するよう
に設けられていることが好ましい。
【００３２】上述の場合、第１および第２の外部端子電
極には、半田バンプが形成されていることが好ましい。
極には、半田バンプが形成されていることが好ましい。
【００３３】また、この発明に係る積層コンデンサにお
いて、第１および第２の外部端子電極は、コンデンサ本
体の一方の主面上にのみ設けられていることが好まし
い。なお、第１および第２の外部端子電極は、コンデン
サ本体の２つの主面の各々上に形成されていても、ある
いは、第１の外部端子電極が一方の主面上に形成され、
第２の外部端子電極が他方の主面上に形成されてもよ
い。
いて、第１および第２の外部端子電極は、コンデンサ本
体の一方の主面上にのみ設けられていることが好まし
い。なお、第１および第２の外部端子電極は、コンデン
サ本体の２つの主面の各々上に形成されていても、ある
いは、第１の外部端子電極が一方の主面上に形成され、
第２の外部端子電極が他方の主面上に形成されてもよ
い。
【００３４】また、この発明に係る積層コンデンサは、
ＭＰＵに備えるＭＰＵチップのための電源回路に接続さ
れるデカップリングコンデンサとして有利に用いられ
る。
ＭＰＵに備えるＭＰＵチップのための電源回路に接続さ
れるデカップリングコンデンサとして有利に用いられ
る。
【００３５】この発明は、また、上述したような積層コ
ンデンサが実装された、配線基板にも向けられる。
ンデンサが実装された、配線基板にも向けられる。
【００３６】上述したように、この発明が配線基板に向
けられる場合、その具体的な一実施態様では、この配線
基板には、マイクロプロセッシングユニットに備えるＭ
ＰＵチップが搭載され、また、配線基板は、ＭＰＵチッ
プのための電源を供給するための電源用ホット側配線導
体とグラウンド配線導体とを備え、積層コンデンサの第
１および第２の外部端子電極の一方が電源用ホット側配
線導体に電気的に接続され、かつ第１および第２の外部
端子電極の他方がグラウンド配線導体に接続される。
けられる場合、その具体的な一実施態様では、この配線
基板には、マイクロプロセッシングユニットに備えるＭ
ＰＵチップが搭載され、また、配線基板は、ＭＰＵチッ
プのための電源を供給するための電源用ホット側配線導
体とグラウンド配線導体とを備え、積層コンデンサの第
１および第２の外部端子電極の一方が電源用ホット側配
線導体に電気的に接続され、かつ第１および第２の外部
端子電極の他方がグラウンド配線導体に接続される。
【００３７】上述した配線基板において、好ましくは、
積層コンデンサに備える第１および第２の外部端子電極
は、バンプにより接続される。
積層コンデンサに備える第１および第２の外部端子電極
は、バンプにより接続される。
【００３８】この発明は、さらに、上述したような積層
コンデンサを備える、デカップリング回路にも向けられ
る。
コンデンサを備える、デカップリング回路にも向けられ
る。
【００３９】さらに、この発明は、上述したような積層
コンデンサを備える、高周波回路にも向けられる。
コンデンサを備える、高周波回路にも向けられる。
【００４０】
【発明の実施の形態】図１および図２は、この発明の第
１の実施形態による積層コンデンサ１１を示している。
ここで、図１は、積層コンデンサ１１の内部構造を示す
平面図であり、（１）と（２）とは互いに異なる断面を
示している。また、図２は、図１の線ＩＩ−ＩＩに沿う
断面図である。
１の実施形態による積層コンデンサ１１を示している。
ここで、図１は、積層コンデンサ１１の内部構造を示す
平面図であり、（１）と（２）とは互いに異なる断面を
示している。また、図２は、図１の線ＩＩ−ＩＩに沿う
断面図である。
【００４１】積層コンデンサ１１は、積層される複数の
誘電体層１２を含むコンデンサ本体１３を備えている。
誘電体層１２は、たとえばセラミック誘電体から構成さ
れる。
誘電体層１２を含むコンデンサ本体１３を備えている。
誘電体層１２は、たとえばセラミック誘電体から構成さ
れる。
【００４２】コンデンサ本体１３の内部には、特定の誘
電体層１２を介して互いに対向する四角形の少なくとも
１対の第１および第２の内部電極１４および１５が設け
られている。この実施形態では、第１および第２の内部
電極１４および１５は正方形をなし、また、複数対の第
１および第２の内部電極１４および１５が設けられてい
る。
電体層１２を介して互いに対向する四角形の少なくとも
１対の第１および第２の内部電極１４および１５が設け
られている。この実施形態では、第１および第２の内部
電極１４および１５は正方形をなし、また、複数対の第
１および第２の内部電極１４および１５が設けられてい
る。
【００４３】また、コンデンサ本体１３の、内部電極１
４および１５と平行に延びる主面１６および１７の少な
くとも一方、この実施形態では、一方の主面１７上に
は、第１および第２の外部端子電極１８および１９が設
けられている。
４および１５と平行に延びる主面１６および１７の少な
くとも一方、この実施形態では、一方の主面１７上に
は、第１および第２の外部端子電極１８および１９が設
けられている。
【００４４】第１および第２の外部端子電極１８および
１９は、それぞれ、第１および第２の貫通導体２０およ
び２１の各々に関連して点状に分布するように主面１７
上に設けられている。この実施形態では、第１および第
２の外部端子電極１８および１９は、それぞれ、導電パ
ッド２２および２３ならびにそれらの上に形成される半
田バンプ２４および２５を備えている。
１９は、それぞれ、第１および第２の貫通導体２０およ
び２１の各々に関連して点状に分布するように主面１７
上に設けられている。この実施形態では、第１および第
２の外部端子電極１８および１９は、それぞれ、導電パ
ッド２２および２３ならびにそれらの上に形成される半
田バンプ２４および２５を備えている。
【００４５】コンデンサ本体１３の内部には、さらに、
第２の内部電極１５に対して電気的に絶縁された状態で
第１の内部電極１４と第１の外部端子電極１８とを電気
的に接続するように特定の誘電体層１２を貫通する複数
の第１の貫通導体２０が設けられている。また、第１の
内部電極１４に対して電気的に絶縁された状態で第２の
内部電極１５と第２の外部端子電極１９とを電気的に接
続するように特定の誘電体層１２を貫通する複数の第２
の貫通導体２１が設けられている。
第２の内部電極１５に対して電気的に絶縁された状態で
第１の内部電極１４と第１の外部端子電極１８とを電気
的に接続するように特定の誘電体層１２を貫通する複数
の第１の貫通導体２０が設けられている。また、第１の
内部電極１４に対して電気的に絶縁された状態で第２の
内部電極１５と第２の外部端子電極１９とを電気的に接
続するように特定の誘電体層１２を貫通する複数の第２
の貫通導体２１が設けられている。
【００４６】上述した複数の第１および第２の貫通導体
２０および２１は、第１および第２の内部電極１４およ
び１５の辺上を含む全域にわたって分布するように設け
られている。
２０および２１は、第１および第２の内部電極１４およ
び１５の辺上を含む全域にわたって分布するように設け
られている。
【００４７】この実施形態では、各々複数の第１および
第２の内部電極１４および１５が設けられ、第１および
第２の内部電極１４および１５の間に形成される静電容
量が、第１および第２の貫通導体２０および２１によっ
て並列接続され、このように並列接続された静電容量
が、第１および第２の外部端子電極１８および１９の間
に取り出される。
第２の内部電極１４および１５が設けられ、第１および
第２の内部電極１４および１５の間に形成される静電容
量が、第１および第２の貫通導体２０および２１によっ
て並列接続され、このように並列接続された静電容量
が、第１および第２の外部端子電極１８および１９の間
に取り出される。
【００４８】上述した第１の貫通導体２０と第２の貫通
導体２１とは、内部電極１４および１５を流れる電流に
よって誘起される磁界を互いに相殺するように配置され
ている。また、第１の貫通導体２０と第２の貫通導体２
１とは、実質的に正方形の各頂点に位置する分布状態を
もって互いに隣り合うように配置されている。
導体２１とは、内部電極１４および１５を流れる電流に
よって誘起される磁界を互いに相殺するように配置され
ている。また、第１の貫通導体２０と第２の貫通導体２
１とは、実質的に正方形の各頂点に位置する分布状態を
もって互いに隣り合うように配置されている。
【００４９】この発明の特徴的構成として、第１および
第２の貫通導体２０および２１の配列ピッチをＰ（単位
はｍｍ）、第１および第２の貫通導体２０および２１の
合計数をＮとしたとき、Ｐ／Ｎが０．０２２以下になる
ように選ばれる。
第２の貫通導体２０および２１の配列ピッチをＰ（単位
はｍｍ）、第１および第２の貫通導体２０および２１の
合計数をＮとしたとき、Ｐ／Ｎが０．０２２以下になる
ように選ばれる。
【００５０】たとえば、図１に示した特定的な積層コン
デンサ１１について説明すると、この積層コンデンサ１
１においては、第１および第２の貫通導体２０および２
１の合計数Ｎが５×５＝２５であるので、Ｐ／Ｎ≦０．
０２２とするため、配列ピッチＰは、０．０２２×２５
ｍｍすなわち０．５５ｍｍ以下となるように選ばれる。
デンサ１１について説明すると、この積層コンデンサ１
１においては、第１および第２の貫通導体２０および２
１の合計数Ｎが５×５＝２５であるので、Ｐ／Ｎ≦０．
０２２とするため、配列ピッチＰは、０．０２２×２５
ｍｍすなわち０．５５ｍｍ以下となるように選ばれる。
【００５１】したがって、配列ピッチＰを０．５５ｍｍ
以下のたとえば０．５ｍｍとした場合には、合計数Ｎが
５×５＝２５の第１および第２の貫通導体２０および２
１を、たとえば一辺の長さが０．５×（５−１）＝２
〔ｍｍ〕の正方形の内部電極１４および１５に配置する
ことができる。別の観点から説明すると、第１および第
２の内部電極１４および１５が、たとえば２ｍｍ×２ｍ
ｍの正方形であるとき、図１に示したような分布状態
で、合計数Ｎが５×５＝２５の第１および第２の貫通導
体２０および２１を配置すれば、配列ピッチＰが２÷４
＝０．５〔ｍｍ〕となり、Ｐ／Ｎについては、０．５／
２５＝０．０２となり、Ｐ／Ｎ≦０．０２２の条件を満
たすことができる。
以下のたとえば０．５ｍｍとした場合には、合計数Ｎが
５×５＝２５の第１および第２の貫通導体２０および２
１を、たとえば一辺の長さが０．５×（５−１）＝２
〔ｍｍ〕の正方形の内部電極１４および１５に配置する
ことができる。別の観点から説明すると、第１および第
２の内部電極１４および１５が、たとえば２ｍｍ×２ｍ
ｍの正方形であるとき、図１に示したような分布状態
で、合計数Ｎが５×５＝２５の第１および第２の貫通導
体２０および２１を配置すれば、配列ピッチＰが２÷４
＝０．５〔ｍｍ〕となり、Ｐ／Ｎについては、０．５／
２５＝０．０２となり、Ｐ／Ｎ≦０．０２２の条件を満
たすことができる。
【００５２】このようなＰ／Ｎに関する条件は、低ＥＳ
Ｌ化の効果を確認するために実施した実験によって求め
られたものである。以下に、この実験について説明す
る。
Ｌ化の効果を確認するために実施した実験によって求め
られたものである。以下に、この実験について説明す
る。
【００５３】図１および図２に示すような積層コンデン
サ１１に備える構成を基本としながら、コンデンサ本体
１３の主面１６および１７の寸法を、それぞれ、２．５
ｍｍ×２．５ｍｍ、４．５ｍｍ×４．５ｍｍ、および１
０ｍｍ×１０ｍｍとした各試料において、貫通導体２０
および２１の合計数Ｎを変えるとともに、それに応じて
配列ピッチＰを変えたものについて、ＥＳＬを求めた。
なお、ＥＳＬは、ネットワークアナライザによって周波
数特性を測定し、得られた自己共振周波数から求めた。
サ１１に備える構成を基本としながら、コンデンサ本体
１３の主面１６および１７の寸法を、それぞれ、２．５
ｍｍ×２．５ｍｍ、４．５ｍｍ×４．５ｍｍ、および１
０ｍｍ×１０ｍｍとした各試料において、貫通導体２０
および２１の合計数Ｎを変えるとともに、それに応じて
配列ピッチＰを変えたものについて、ＥＳＬを求めた。
なお、ＥＳＬは、ネットワークアナライザによって周波
数特性を測定し、得られた自己共振周波数から求めた。
【００５４】以下の表１には、コンデンサ本体の主面の
寸法が２．５ｍｍ×２．５ｍｍであって、内部電極の寸
法が２．０ｍｍ×２．０ｍｍの積層コンデンサにおい
て、貫通導体の合計数Ｎおよび配列ピッチＰを変えたと
きのＰ／ＮとＥＳＬとの関係が示されている。
寸法が２．５ｍｍ×２．５ｍｍであって、内部電極の寸
法が２．０ｍｍ×２．０ｍｍの積層コンデンサにおい
て、貫通導体の合計数Ｎおよび配列ピッチＰを変えたと
きのＰ／ＮとＥＳＬとの関係が示されている。
【００５５】
【表１】
【００５６】以下の表２には、コンデンサ本体の主面の
寸法が４．５ｍｍ×４．５ｍｍであって、内部電極の寸
法が４．０ｍｍ×４．０ｍｍの積層コンデンサにおい
て、貫通導体の合計数Ｎおよび配列ピッチＰを変えたと
きのＰ／ＮとＥＳＬとの関係が示されている。
寸法が４．５ｍｍ×４．５ｍｍであって、内部電極の寸
法が４．０ｍｍ×４．０ｍｍの積層コンデンサにおい
て、貫通導体の合計数Ｎおよび配列ピッチＰを変えたと
きのＰ／ＮとＥＳＬとの関係が示されている。
【００５７】
【表２】
【００５８】以下の表３には、コンデンサ本体の主面の
寸法が１０ｍｍ×１０ｍｍであって、内部電極の寸法が
８ｍｍ×８ｍｍの積層コンデンサにおいて、貫通導体の
合計数Ｎおよび配列ピッチＰを変えたときのＰ／ＮとＥ
ＳＬとの関係が示されている。
寸法が１０ｍｍ×１０ｍｍであって、内部電極の寸法が
８ｍｍ×８ｍｍの積層コンデンサにおいて、貫通導体の
合計数Ｎおよび配列ピッチＰを変えたときのＰ／ＮとＥ
ＳＬとの関係が示されている。
【００５９】
【表３】
【００６０】
【００６１】表１ないし表３を参照すれば、内部電極の
寸法に関わらず、Ｐ／ＮとＥＳＬとの間において特定の
相関関係を見出すことができる。
寸法に関わらず、Ｐ／ＮとＥＳＬとの間において特定の
相関関係を見出すことができる。
【００６２】すなわち、Ｐ／Ｎ≦０．０８５である試料
１、２、５〜７、１０、１１および１５〜１７によれ
ば、３０ｐＨ以下のＥＳＬを達成することができる。特
に、試料１、５および６のように、Ｐ／Ｎ≦０．０４の
場合には、１６ｐＨ以下のＥＳＬを達成することができ
る。
１、２、５〜７、１０、１１および１５〜１７によれ
ば、３０ｐＨ以下のＥＳＬを達成することができる。特
に、試料１、５および６のように、Ｐ／Ｎ≦０．０４の
場合には、１６ｐＨ以下のＥＳＬを達成することができ
る。
【００６３】このように、Ｐ／Ｎが小さいほど、ＥＳＬ
を低くすることができ、たとえば、試料１および５のよ
うに、Ｐ／Ｎ≦０．０２２としたときには、１０ｐＨ以
下のＥＳＬを達成することができる。
を低くすることができ、たとえば、試料１および５のよ
うに、Ｐ／Ｎ≦０．０２２としたときには、１０ｐＨ以
下のＥＳＬを達成することができる。
【００６４】以上述べた実施形態では、第１および第２
の内部電極１４および１５は、正方形をなしていたが、
これら内部電極１４および１５の形状は、長方形であっ
てもよい。
の内部電極１４および１５は、正方形をなしていたが、
これら内部電極１４および１５の形状は、長方形であっ
てもよい。
【００６５】図３は、この発明の第２の実施形態による
積層コンデンサ２６を示す、図１（１）に相当する図で
ある。図３に示す積層コンデンサ２６においては、上述
のように、内部電極１４および１５が長方形をなしてい
る。図３において、図１に示す要素に相当する要素には
同様の参照符号を付し、重複する説明は省略する。
積層コンデンサ２６を示す、図１（１）に相当する図で
ある。図３に示す積層コンデンサ２６においては、上述
のように、内部電極１４および１５が長方形をなしてい
る。図３において、図１に示す要素に相当する要素には
同様の参照符号を付し、重複する説明は省略する。
【００６６】上述のように、長方形をなす第１および第
２の内部電極１４および１５（図３において、第２の内
部電極１５の図示は省略する。）を備える積層コンデン
サ２６の構成を基本としながら、貫通導体２０および２
１の合計数Ｎおよび配列ピッチＰを変えたときのＥＳＬ
を、表１ないし表３の場合と同様の方法により求めた。
２の内部電極１４および１５（図３において、第２の内
部電極１５の図示は省略する。）を備える積層コンデン
サ２６の構成を基本としながら、貫通導体２０および２
１の合計数Ｎおよび配列ピッチＰを変えたときのＥＳＬ
を、表１ないし表３の場合と同様の方法により求めた。
【００６７】以下の表４には、コンデンサ本体の主面の
寸法が２．５ｍｍ×４．５ｍｍであって、内部電極の寸
法が２．０ｍｍ×４．０ｍｍの積層コンデンサにおい
て、貫通導体の合計数Ｎおよび配列ピッチＰを変えたと
きのＰ／ＮとＥＳＬとの関係が示されている。
寸法が２．５ｍｍ×４．５ｍｍであって、内部電極の寸
法が２．０ｍｍ×４．０ｍｍの積層コンデンサにおい
て、貫通導体の合計数Ｎおよび配列ピッチＰを変えたと
きのＰ／ＮとＥＳＬとの関係が示されている。
【００６８】
【表４】
【００６９】
【００７０】表４に示すように、内部電極が長方形の場
合であっても、Ｐ／ＮとＥＳＬとの間で特定の相関関係
が現れている。そして、表１ないし表３に示した場合と
同様、試料１５〜１７のように、Ｐ／Ｎ≦０．０８５と
されたときには、３０ｐＨ以下のＥＳＬを達成すること
ができる。また、試料１５および１６のように、Ｐ／Ｎ
≦０．０４の場合には、１６ｐＨ以下、より特定的に
は、１２．７ｐＨ以下のＥＳＬを達成することができ
る。
合であっても、Ｐ／ＮとＥＳＬとの間で特定の相関関係
が現れている。そして、表１ないし表３に示した場合と
同様、試料１５〜１７のように、Ｐ／Ｎ≦０．０８５と
されたときには、３０ｐＨ以下のＥＳＬを達成すること
ができる。また、試料１５および１６のように、Ｐ／Ｎ
≦０．０４の場合には、１６ｐＨ以下、より特定的に
は、１２．７ｐＨ以下のＥＳＬを達成することができ
る。
【００７１】また、内部電極が長方形の場合であって
も、Ｐ／Ｎが小さいほど、ＥＳＬをより低くすることが
でき、試料１５のように、Ｐ／Ｎが０．０１１とされた
ときには、５．７２ｐＨといった極めて低いＥＳＬを達
成することができる。
も、Ｐ／Ｎが小さいほど、ＥＳＬをより低くすることが
でき、試料１５のように、Ｐ／Ｎが０．０１１とされた
ときには、５．７２ｐＨといった極めて低いＥＳＬを達
成することができる。
【００７２】図１または図３に示すように、これらの実
施形態では、第１の貫通導体２０と第２の貫通導体２１
とは、実質的に正方形の各頂点に位置する分布状態をも
って互いに隣り合うように配置されている。このような
分布状態を規定する正方形は、必ずしも、幾何学的に正
確な正方形でなくてもよい。このことを、図４を参照し
ながら説明する。
施形態では、第１の貫通導体２０と第２の貫通導体２１
とは、実質的に正方形の各頂点に位置する分布状態をも
って互いに隣り合うように配置されている。このような
分布状態を規定する正方形は、必ずしも、幾何学的に正
確な正方形でなくてもよい。このことを、図４を参照し
ながら説明する。
【００７３】図４において、第１および第２の貫通導体
２０および２１のいくつかが図示され、かつこれら貫通
導体２０および２１の分布状態を規定する正方形２７が
図示されている。
２０および２１のいくつかが図示され、かつこれら貫通
導体２０および２１の分布状態を規定する正方形２７が
図示されている。
【００７４】このような正方形２７において、隣り合う
第１および第２の辺２８および２９の各長さ、すなわ
ち、第１の辺２８方向の配列ピッチＰ１および第２の辺
２９方向の配列ピッチＰ２に関して、Ｐ１＝Ｐ２の場合
に限らず、たとえばＰ１＞Ｐ２とした場合、Ｐ１／Ｐ２
＜１．２の条件を満たすものも、この明細書において、
実質的に正方形としている。なお、Ｐ１／Ｐ２≧１．２
の場合には、内部電極内に発生する磁束を効果的に相殺
することができず、十分な低ＥＳＬ化を図ることができ
ない。
第１および第２の辺２８および２９の各長さ、すなわ
ち、第１の辺２８方向の配列ピッチＰ１および第２の辺
２９方向の配列ピッチＰ２に関して、Ｐ１＝Ｐ２の場合
に限らず、たとえばＰ１＞Ｐ２とした場合、Ｐ１／Ｐ２
＜１．２の条件を満たすものも、この明細書において、
実質的に正方形としている。なお、Ｐ１／Ｐ２≧１．２
の場合には、内部電極内に発生する磁束を効果的に相殺
することができず、十分な低ＥＳＬ化を図ることができ
ない。
【００７５】図５は、この発明の第３の実施形態による
積層コンデンサ３０を示す、図２に相当する図である。
図５において、図２に示した要素に相当する要素には同
様の参照符号を付し、重複する説明は省略する。
積層コンデンサ３０を示す、図２に相当する図である。
図５において、図２に示した要素に相当する要素には同
様の参照符号を付し、重複する説明は省略する。
【００７６】図５に示した積層コンデンサ３０において
は、第１の外部端子電極１８がコンデンサ本体１３の一
方の主面１６上に設けられ、第２の外部端子電極１９が
他方の主面１７上に形成されていることを特徴としてい
る。
は、第１の外部端子電極１８がコンデンサ本体１３の一
方の主面１６上に設けられ、第２の外部端子電極１９が
他方の主面１７上に形成されていることを特徴としてい
る。
【００７７】図６は、この発明の第４の実施形態による
積層コンデンサ３１を示す、図２に相当する図である。
図６において、図２に示した要素に相当する要素には同
様の参照符号を付し、重複する説明は省略する。
積層コンデンサ３１を示す、図２に相当する図である。
図６において、図２に示した要素に相当する要素には同
様の参照符号を付し、重複する説明は省略する。
【００７８】図６に示した積層コンデンサ３１において
は、第１および第２の外部端子電極１８および１９の双
方が、コンデンサ本体１３の２つの主面１６および１７
の各々上に設けられていることを特徴としている。
は、第１および第２の外部端子電極１８および１９の双
方が、コンデンサ本体１３の２つの主面１６および１７
の各々上に設けられていることを特徴としている。
【００７９】なお、図２に示した積層コンデンサ１１に
あっては、第１の貫通導体２０と第２の貫通導体２１と
における図２に示した断面上での電流の流れを互いに逆
方向に向けることができる。これに対して、図５に示し
た積層コンデンサ３０および図６に示した積層コンデン
サ３１にあっては、第１の貫通導体２０と第２の貫通導
体２１とにおいて流れる電流が互いに同じ方向になる。
このことから、低ＥＳＬ化に対する効果については、図
２に示した積層コンデンサ１１がより優れていると言う
ことができる。
あっては、第１の貫通導体２０と第２の貫通導体２１と
における図２に示した断面上での電流の流れを互いに逆
方向に向けることができる。これに対して、図５に示し
た積層コンデンサ３０および図６に示した積層コンデン
サ３１にあっては、第１の貫通導体２０と第２の貫通導
体２１とにおいて流れる電流が互いに同じ方向になる。
このことから、低ＥＳＬ化に対する効果については、図
２に示した積層コンデンサ１１がより優れていると言う
ことができる。
【００８０】以上、この発明に係る積層コンデンサを、
図示した種々の実施形態に関連して説明したが、内部電
極の数、あるいは、外部端子電極の数および貫通導体の
数については、前述したＰ／Ｎに関する条件を満たす限
り、種々に変更することができる。また、貫通導体の断
面形状については、図示のような円形に限らず、たとえ
ば、四角形や六角形などに変更されてもよい。
図示した種々の実施形態に関連して説明したが、内部電
極の数、あるいは、外部端子電極の数および貫通導体の
数については、前述したＰ／Ｎに関する条件を満たす限
り、種々に変更することができる。また、貫通導体の断
面形状については、図示のような円形に限らず、たとえ
ば、四角形や六角形などに変更されてもよい。
【００８１】この発明に係る積層コンデンサは、たとえ
ば、前述の図８に示したＭＰＵ１に備えるデカップリン
グコンデンサ５として有利に用いることができる。この
ように、この発明に係る積層コンデンサをデカップリン
グコンデンサとして用いているＭＰＵの構造について、
図７に示した構造例に従って以下に説明する。
ば、前述の図８に示したＭＰＵ１に備えるデカップリン
グコンデンサ５として有利に用いることができる。この
ように、この発明に係る積層コンデンサをデカップリン
グコンデンサとして用いているＭＰＵの構造について、
図７に示した構造例に従って以下に説明する。
【００８２】図７を参照して、ＭＰＵ３３は、下面側に
キャビティ３４が設けられた多層構造の配線基板３５を
備えている。配線基板３５の上面には、ＭＰＵチップ３
６が表面実装されている。また、配線基板３５のキャビ
ティ３４内には、デカップリングコンデンサとして機能
する、この発明に係る積層コンデンサ、たとえば第１の
実施形態に係る積層コンデンサ１１が収容されている。
さらに、配線基板３５は、マザーボード３７上に表面実
装されている。
キャビティ３４が設けられた多層構造の配線基板３５を
備えている。配線基板３５の上面には、ＭＰＵチップ３
６が表面実装されている。また、配線基板３５のキャビ
ティ３４内には、デカップリングコンデンサとして機能
する、この発明に係る積層コンデンサ、たとえば第１の
実施形態に係る積層コンデンサ１１が収容されている。
さらに、配線基板３５は、マザーボード３７上に表面実
装されている。
【００８３】配線基板３５の表面および内部には、概略
的に図示されるように、ＭＰＵ３３において必要な配線
導体が形成されていて、これら配線導体によって、図８
に示すような接続が達成される。
的に図示されるように、ＭＰＵ３３において必要な配線
導体が形成されていて、これら配線導体によって、図８
に示すような接続が達成される。
【００８４】代表的なものについて説明すると、配線基
板３５の内部には、電源用ホット側電極３８およびグラ
ウンド電極３９が形成されている。
板３５の内部には、電源用ホット側電極３８およびグラ
ウンド電極３９が形成されている。
【００８５】電源用ホット側電極３８は、電源用ホット
側ビアホール導体４０を介して、積層コンデンサ１１の
第１の外部端子電極１８に電気的に接続され、電源用ホ
ット側ビアホール導体４１を介して、ＭＰＵチップ３６
の特定の端子４２に電気的に接続され、さらに、電源用
ホット側ビアホール導体４３を介して、マザーボード３
７のホット側導電ランド４４に電気的に接続されてい
る。
側ビアホール導体４０を介して、積層コンデンサ１１の
第１の外部端子電極１８に電気的に接続され、電源用ホ
ット側ビアホール導体４１を介して、ＭＰＵチップ３６
の特定の端子４２に電気的に接続され、さらに、電源用
ホット側ビアホール導体４３を介して、マザーボード３
７のホット側導電ランド４４に電気的に接続されてい
る。
【００８６】また、グラウンド電極３９は、グラウンド
用ビアホール導体４５を介して、積層コンデンサ１１の
第２の外部端子電極１９に電気的に接続され、グラウン
ド用ビアホール導体４６を介して、ＭＰＵチップ３６の
特定の端子４７に電気的に接続され、さらに、グラウン
ド用ビアホール導体４８を介して、マザーボード３７の
グラウンド側導電ランド４９に電気的に接続されてい
る。
用ビアホール導体４５を介して、積層コンデンサ１１の
第２の外部端子電極１９に電気的に接続され、グラウン
ド用ビアホール導体４６を介して、ＭＰＵチップ３６の
特定の端子４７に電気的に接続され、さらに、グラウン
ド用ビアホール導体４８を介して、マザーボード３７の
グラウンド側導電ランド４９に電気的に接続されてい
る。
【００８７】上述した積層コンデンサ１１の第１および
第２の外部端子電極１８および１９とビアホール導体４
０および４５との接続には、図７では詳細には図示しな
いが、バンプによる接続が適用される。
第２の外部端子電極１８および１９とビアホール導体４
０および４５との接続には、図７では詳細には図示しな
いが、バンプによる接続が適用される。
【００８８】なお、図７において、図８に示したメモリ
４に相当するメモリの図示は省略されている。
４に相当するメモリの図示は省略されている。
【００８９】
【発明の効果】以上のように、この発明に係る積層コン
デンサによれば、積層される複数の誘電体層を含むコン
デンサ本体の内部には、特定の誘電体層を介して互いに
対向する少なくとも１対の第１および第２の内部電極が
設けられ、また、このコンデンサ本体の、内部電極と平
行に延びる少なくとも一方の主面上には、第１および第
２の外部端子電極が設けられ、コンデンサ本体の内部に
は、さらに、第１の内部電極と第１の外部電極とを電気
的に接続する複数の第１の貫通導体、および第２の内部
電極と第２の外部端子電極とを電気的に接続する複数の
第２の貫通導体がそれぞれ設けられ、第１および第２の
貫通導体が、内部電極を流れる電流によって誘起される
磁界を互いに相殺するように配置されているので、ま
ず、この点において、積層コンデンサ内において流れる
電流を種々の方向へ向けかつ電流長を短くすることがで
きるので、ＥＳＬを小さくすることができる。
デンサによれば、積層される複数の誘電体層を含むコン
デンサ本体の内部には、特定の誘電体層を介して互いに
対向する少なくとも１対の第１および第２の内部電極が
設けられ、また、このコンデンサ本体の、内部電極と平
行に延びる少なくとも一方の主面上には、第１および第
２の外部端子電極が設けられ、コンデンサ本体の内部に
は、さらに、第１の内部電極と第１の外部電極とを電気
的に接続する複数の第１の貫通導体、および第２の内部
電極と第２の外部端子電極とを電気的に接続する複数の
第２の貫通導体がそれぞれ設けられ、第１および第２の
貫通導体が、内部電極を流れる電流によって誘起される
磁界を互いに相殺するように配置されているので、ま
ず、この点において、積層コンデンサ内において流れる
電流を種々の方向へ向けかつ電流長を短くすることがで
きるので、ＥＳＬを小さくすることができる。
【００９０】また、そればかりでなく、複数の第１およ
び第２の貫通導体は、第１および第２の内部電極の辺上
を含む全域にわたって分布するように設けられ、また、
第１の貫通導体と第２の貫通導体とは、実質的に正方形
の各頂点に位置する分布状態をもって互いに隣り合うよ
うに配置されながら、第１および第２の貫通導体の配列
ピッチをＰ（単位はｍｍ）、第１および第２の貫通導体
の合計数をＮとしたとき、Ｐ／Ｎが０．０２２以下にな
るように選ばれているので、配列ピッチを小さくしなが
ら、貫通導体の数を多くすることになり、一層の低ＥＳ
Ｌ化を確実に達成することが可能になる。
び第２の貫通導体は、第１および第２の内部電極の辺上
を含む全域にわたって分布するように設けられ、また、
第１の貫通導体と第２の貫通導体とは、実質的に正方形
の各頂点に位置する分布状態をもって互いに隣り合うよ
うに配置されながら、第１および第２の貫通導体の配列
ピッチをＰ（単位はｍｍ）、第１および第２の貫通導体
の合計数をＮとしたとき、Ｐ／Ｎが０．０２２以下にな
るように選ばれているので、配列ピッチを小さくしなが
ら、貫通導体の数を多くすることになり、一層の低ＥＳ
Ｌ化を確実に達成することが可能になる。
【００９１】このように、この発明では、低ＥＳＬ化を
図るために有効なＰ／Ｎの範囲が明確にされるので、低
ＥＳＬ化にとって最適な設計を積層コンデンサに対して
行なうことが容易になる。
図るために有効なＰ／Ｎの範囲が明確にされるので、低
ＥＳＬ化にとって最適な設計を積層コンデンサに対して
行なうことが容易になる。
【００９２】また、この発明によれば、前述のように、
低ＥＳＬ化が可能となることから、積層コンデンサの共
振周波数を高周波化することができ、積層コンデンサが
コンデンサとして機能する周波数域を高周波化すること
ができ、この発明に係る積層コンデンサによれば、電子
回路の高周波化に十分対応することができ、たとえば、
高周波回路におけるバイパスコンデンサやデカップリン
グコンデンサとして有利に用いることができる。
低ＥＳＬ化が可能となることから、積層コンデンサの共
振周波数を高周波化することができ、積層コンデンサが
コンデンサとして機能する周波数域を高周波化すること
ができ、この発明に係る積層コンデンサによれば、電子
回路の高周波化に十分対応することができ、たとえば、
高周波回路におけるバイパスコンデンサやデカップリン
グコンデンサとして有利に用いることができる。
【００９３】また、ＭＰＵチップ等と組み合わされて使
用されるデカップリングコンデンサにあっては、クイッ
クパワーサプライとしての機能が要求されるが、この発
明に係る積層コンデンサは、ＥＳＬが低いので、このよ
うな用途に向けられても、高速動作に十分対応すること
ができる。
用されるデカップリングコンデンサにあっては、クイッ
クパワーサプライとしての機能が要求されるが、この発
明に係る積層コンデンサは、ＥＳＬが低いので、このよ
うな用途に向けられても、高速動作に十分対応すること
ができる。
【００９４】また、この発明に係る積層コンデンサにお
いて備える外部端子電極は、積層コンデンサを適宜の配
線基板上に実装する場合、バンプ接続を有利に適用する
ことを可能にする。現在、たとえばＭＰＵチップのよう
な半導体チップにおいては、動作周波数が高周波化する
に伴って、バンプ接続が多用される傾向にあるが、主面
端子電極の存在は、この傾向に適合するものである。ま
た、このようなバンプ接続は、高密度実装を可能とし、
接続における寄生インダクタンスの発生を抑えることも
できる。
いて備える外部端子電極は、積層コンデンサを適宜の配
線基板上に実装する場合、バンプ接続を有利に適用する
ことを可能にする。現在、たとえばＭＰＵチップのよう
な半導体チップにおいては、動作周波数が高周波化する
に伴って、バンプ接続が多用される傾向にあるが、主面
端子電極の存在は、この傾向に適合するものである。ま
た、このようなバンプ接続は、高密度実装を可能とし、
接続における寄生インダクタンスの発生を抑えることも
できる。
【００９５】この発明において、第１および第２の外部
端子電極が、コンデンサ本体の一方の主面上にのみ形成
されるようにすると、前述したような磁束の相殺をより
高めることができ、ＥＳＬの低減により効果的である。
端子電極が、コンデンサ本体の一方の主面上にのみ形成
されるようにすると、前述したような磁束の相殺をより
高めることができ、ＥＳＬの低減により効果的である。
【００９６】
【００９７】
【図１】この発明の第１の実施形態による積層コンデン
サ１１の内部構造を示す平面図であり、（１）は第１の
内部電極１４が通る断面を示し、（２）は第２の内部電
極１５が通る断面を示している。
サ１１の内部構造を示す平面図であり、（１）は第１の
内部電極１４が通る断面を示し、（２）は第２の内部電
極１５が通る断面を示している。
【図２】図１の線ＩＩ−ＩＩに沿う断面図である。
【図３】この発明の第２の実施形態による積層コンデン
サ２６を示す、図１（１）に相当する図である。
サ２６を示す、図１（１）に相当する図である。
【図４】第１および第２の貫通導体２０および２１の分
布状態を規定する正方形２７の隣り合う第１および第２
の辺２８および２９の各々に沿う方向の配列ピッチＰ１
およびＰ２の差についての許容範囲を説明するための図
である。
布状態を規定する正方形２７の隣り合う第１および第２
の辺２８および２９の各々に沿う方向の配列ピッチＰ１
およびＰ２の差についての許容範囲を説明するための図
である。
【図５】この発明の第３の実施形態による積層コンデン
サ３０を示す、図２に相当する図である。
サ３０を示す、図２に相当する図である。
【図６】この発明の第４の実施形態による積層コンデン
サ３１を示す、図２に相当する図である。
サ３１を示す、図２に相当する図である。
【図７】この発明の第１の実施形態による積層コンデン
サ１１をデカップリングコンデンサとして用いている、
ＭＰＵ３３の構造例を図解的に示す断面図である。
サ１１をデカップリングコンデンサとして用いている、
ＭＰＵ３３の構造例を図解的に示す断面図である。
【図８】この発明にとって興味あるＭＰＵ１および電源
部２に関する接続構成を図解的に示すブロック図であ
る。
部２に関する接続構成を図解的に示すブロック図であ
る。
１，３３ ＭＰＵ ２ 電源部 ３，３６ ＭＰＵチップ ５ デカップリングコンデンサ １１，２６，３０，３１ 積層コンデンサ １２ 誘電体層 １３ コンデンサ本体 １４ 第１の内部電極 １５ 第２の内部電極 １６，１７ 主面 １８ 第１の外部端子電極 １９ 第２の外部端子電極 ２０ 第１の貫通導体 ２１ 第２の貫通導体 ２４，２５ 半田バンプ ２７ 正方形 ３５ 配線基板 ３８ 電源用ホット側電極 ３９ グラウンド電極 ４０，４１，４３ 電源用ホット側ビアホール導体 ４５，４６，４８ グラウンド用ビアホール導体 Ｐ，Ｐ１，Ｐ２ 配列ピッチ
フロントページの続き (72)発明者 堀 晴雄 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (72)発明者 近藤 隆則 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 平11−204372（ＪＰ，Ａ) 実開 昭56−108235（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01G 4/00 - 4/42
Claims (12)
- 【請求項１】 積層される複数の誘電体層を含むコンデ
ンサ本体を備え、 前記コンデンサ本体の内部には、特定の前記誘電体層を
介して互いに対向する四角形の少なくとも１対の第１お
よび第２の内部電極が設けられ、 前記コンデンサ本体の、前記内部電極と平行に延びる少
なくとも一方の主面上には、第１および第２の外部端子
電極が設けられ、 前記コンデンサ本体の内部には、さらに、前記第２の内
部電極に対して電気的に絶縁された状態で前記第１の内
部電極と前記第１の外部端子電極とを電気的に接続する
ように特定の前記誘電体層を貫通する複数の第１の貫通
導体、および前記第１の内部電極に対して電気的に絶縁
された状態で前記第２の内部電極と前記第２の外部端子
電極とを電気的に接続するように特定の前記誘電体層を
貫通する複数の第２の貫通導体がそれぞれ設けられ、 複数の前記第１および第２の貫通導体は、前記第１およ
び第２の内部電極の辺上を含む全域にわたって分布する
ように設けられ、 前記第１の貫通導体と前記第２の貫通導体とは、前記内
部電極を流れる電流によって誘起される磁界を互いに相
殺するように、かつ実質的に正方形の各頂点に位置する
分布状態をもって互いに隣り合うように配置され、 前記第１および第２の貫通導体の配列ピッチをＰ（単位
はｍｍ）、前記第１および第２の貫通導体の合計数をＮ
としたとき、Ｐ／Ｎが０．０２２以下になるように選ば
れている、 積層コンデンサ。 - 【請求項２】 前記第１および第２の外部端子電極は、
それぞれ、前記第１および第２の貫通導体の各々に関連
して点状に分布するように設けられている、請求項１に
記載の積層コンデンサ。 - 【請求項３】 前記第１および第２の外部端子電極に
は、半田バンプが形成されている、請求項２に記載の積
層コンデンサ。 - 【請求項４】 前記第１および第２の外部端子電極は、
一方の前記主面上にのみ設けられている、請求項１ない
し３のいずれかに記載の積層コンデンサ。 - 【請求項５】 前記第１および第２の外部端子電極は、
２つの前記主面の各々上に形成されている、請求項１な
いし３のいずれかに記載の積層コンデンサ。 - 【請求項６】 前記第１の外部端子電極は、一方の前記
主面上に形成され、前記第２の外部端子電極は、他方の
前記主面上に形成されている、請求項１ないし３のいず
れかに記載の積層コンデンサ。 - 【請求項７】 マイクロプロセッシングユニットに備え
るＭＰＵチップのための電源回路に接続されるデカップ
リングコンデンサとして使用される、請求項１ないし６
のいずれかに記載の積層コンデンサ。 - 【請求項８】 請求項１ないし７のいずれかに記載の積
層コンデンサが実装された、配線基板。 - 【請求項９】 マイクロプロセッシングユニットに備え
るＭＰＵチップが搭載され、前記ＭＰＵチップのための
電源を供給するための電源用ホット側配線導体とグラウ
ンド配線導体とを備え、前記積層コンデンサの前記第１
および第２の外部端子電極の一方が前記電源用ホット側
配線導体に電気的に接続され、かつ前記第１および第２
の外部端子電極の他方が前記グラウンド配線導体に接続
されている、請求項８に記載の配線基板。 - 【請求項１０】 前記第１および第２の外部端子電極が
バンプにより接続されている、請求項８または９に記載
の配線基板。 - 【請求項１１】 請求項１ないし７のいずれかに記載の
積層コンデンサを備える、デカップリング回路。 - 【請求項１２】 請求項１ないし７のいずれかに記載の
積層コンデンサを備える、高周波回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32901399A JP3337018B2 (ja) | 1999-11-19 | 1999-11-19 | 積層コンデンサ、配線基板、デカップリング回路および高周波回路 |
| TW089103343A TW470983B (en) | 1999-11-19 | 2000-02-25 | Multi-layer capacitor, wiring substrate, decoupling circuit, and high-frequency circuit |
| US09/514,516 US6351369B1 (en) | 1999-11-19 | 2000-02-28 | Multi-layer capacitor, wiring substrate, decoupling circuit, and high-frequency circuit |
| KR1020000020637A KR100364009B1 (ko) | 1999-11-19 | 2000-04-19 | 다층 커패시터, 배선기판, 감결합 회로 및 고주파 회로 |
| DE10019838A DE10019838B4 (de) | 1999-11-19 | 2000-04-20 | Mehrschichtkondensator, Verdrahtungssubstrat damit und Verwendung eines derartigen Mehrschichtkondensators |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32901399A JP3337018B2 (ja) | 1999-11-19 | 1999-11-19 | 積層コンデンサ、配線基板、デカップリング回路および高周波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001148324A JP2001148324A (ja) | 2001-05-29 |
| JP3337018B2 true JP3337018B2 (ja) | 2002-10-21 |
Family
ID=18216633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32901399A Expired - Lifetime JP3337018B2 (ja) | 1999-11-19 | 1999-11-19 | 積層コンデンサ、配線基板、デカップリング回路および高周波回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6351369B1 (ja) |
| JP (1) | JP3337018B2 (ja) |
| KR (1) | KR100364009B1 (ja) |
| DE (1) | DE10019838B4 (ja) |
| TW (1) | TW470983B (ja) |
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| US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
| US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
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| CN100437850C (zh) * | 2002-10-30 | 2008-11-26 | 京瓷株式会社 | 电容器，布线基板，退耦电路以及高频电路 |
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| JP2005033176A (ja) * | 2003-06-20 | 2005-02-03 | Ngk Spark Plug Co Ltd | コンデンサ及びコンデンサの製造方法 |
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| JP5089880B2 (ja) * | 2005-11-30 | 2012-12-05 | 日本特殊陶業株式会社 | 配線基板内蔵用キャパシタ、キャパシタ内蔵配線基板及びその製造方法 |
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