JP4453911B2 - 積層コンデンサ、デカップリングコンデンサの接続構造および配線基板 - Google Patents

Description

この発明は、積層コンデンサ、デカップリングコンデンサの接続構造および配線基板に関するもので、特に、高周波回路において有利に適用され得る積層コンデンサ、ならびに、この積層コンデンサを用いて構成される、デカップリングコンデンサの接続構造および配線基板に関するものである。

従来からある最も典型的な積層コンデンサは、たとえばセラミック誘電体からなり、積層される複数の誘電体層、ならびに複数のコンデンサユニットを形成するように特定の誘電体層を介して互いに対向しながら誘電体層の積層方向に交互に配置される複数対の第１および第２の内部電極を有する、コンデンサ本体を備えている。コンデンサ本体の第１および第２の端面には、それぞれ、第１および第２の外部端子電極が形成される。第１の内部電極は、コンデンサ本体の第１の端面上にまで延び、ここで第１の外部端子電極に電気的に接続され、また、第２の内部電極は、第２の端面上にまで延び、ここで第２の外部端子電極に電気的に接続される。

この積層コンデンサにおいて、たとえば第２の外部端子電極から第１の外部端子電極へと流れる電流は、第２の外部端子電極から第２の内部電極へと流れ、この第２の内部電極から誘電体層を通って第１の内部電極に至り、次いで、この第１の内部電極内を通って第１の外部端子電極へと至る。

コンデンサの等価回路は、コンデンサの容量をＣ、等価直列インダクタンス（ＥＳＬ）をＬ、等価直列抵抗（ＥＳＲ）と呼ばれる主に電極の抵抗をＲとしたとき、直列にＣＬＲが接続された回路で表わされる。

この等価回路では、共振周波数（ｆ₀ ）は、ｆ₀ ＝１／〔２π×（Ｌ×Ｃ）^1/2 〕となり、共振周波数より高い周波数では、コンデンサとして機能しなくなる。言い換えると、ＬすなわちＥＳＬ値が小さければ、共振周波数（ｆ₀ ）は高くなり、より高周波で使用できることになる。なお、内部電極に銅を用いてＥＳＲを小さくすることなども考えられているが、マイクロ波領域で使うためには低ＥＳＬ化が図られたコンデンサが必要となる。

また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット（ＭＰＵ）のＭＰＵチップ（ベアチップ）に電源を供給する電源回路に接続されるデカップリングコンデンサとして用いられるコンデンサにおいても、低ＥＳＬ化が求められている。

図５は、上述したＭＰＵ１および電源部２に関する接続構成の一例を図解的に示すブロック図である。

図５を参照して、ＭＰＵ１は、ＭＰＵチップ３およびメモリ４を備える。電源部２は、ＭＰＵチップ３に電源を供給するためのもので、電源部２からＭＰＵチップ３に至る電源回路には、デカップリングコンデンサ５が接続されている。また、ＭＰＵチップ３からメモリ４側には、信号回路が構成されている。

上述したようなＭＰＵ１に関連して用いられるデカップリングコンデンサ５の場合でも、通常のデカップリングコンデンサと同様、ノイズ吸収や電源の変動に対する平滑化のために用いられるが、さらに、最近では、ＭＰＵチップ３において、その動作周波数が５００ＭＨｚを超えて１ＧＨｚにまで達するものが計画されており、このようなＭＰＵチップ３に関連して高速動作が要求される用途にあっては、クイックパワーサプライとしての機能（立ち上がり時等の電力が急に必要な時に、コンデンサに充電された電気量から数ナノ秒の間に電力を供給する機能）が必要である。

より具体的に説明すると、あるＭＰＵチップ（動作クロック周波数約５００ＭＨｚ）３では、ＤＣ約２．０Ｖが供給され、消費電力は約２４Ｗ、すなわち１２Ａ位の電流が流れる設計になっている。その消費電力の低減化のために、ＭＰＵ１が動作していない時はスリープモードとして、消費電力を１Ｗ以下にまで落とす仕様が採用されている。スリープモードからアクティブモードへの変換時、ＭＰＵチップ３には、その動作数クロックのうちにアクティブモードに必要な電力が供給される必要がある。動作周波数５００ＭＨｚでは、スリープモードからアクティブモードへの変換時において、４〜７ナノ秒という時間の間に電力を供給する必要がある。

しかし、上述の電力を供給することは、電源部２からでは間に合わないため、電源部２から電源を供給するまでの時間、ＭＰＵチップ３近傍に置くデカップリングコンデンサ５に充電されている電荷を放電することによってＭＰＵチップ３に電源を供給することが行なわれる。

このため、ＭＰＵ１におけるデカップリングコンデンサ５にあっても、インダクタンス成分ができるだけ低いことが必要となってきており、このようにインダクタンス値の低いコンデンサの実現が望まれている。

上述したような背景の下、低ＥＳＬ化を図り得る積層コンデンサの構造が、たとえば、特開平１１−２０４３７２号公報（特許文献１）等において提案されている。

上述の低ＥＳＬ化は、主として、積層コンデンサにおいて流れる電流によって誘起される磁界の相殺によるもので、このような磁界の相殺が生じるようにするため、積層コンデンサにおいて流れる電流の方向を多様化することが行なわれている。そして、この電流の方向の多様化のため、コンデンサ本体の外表面上に形成される外部端子電極の数を増やすことによって、これに電気的に接続されるように引き出される内部電極の引き出し部分の数を増やすとともに、内部電極を流れる電流についての電流長を短くすることが行なわれている。

図６には、前述した特許文献１に記載された積層コンデンサ１１が概略的に示されているとともに、このような積層コンデンサ１１をデカップリングコンデンサとして用いているＭＰＵ１２の断面構造が概略的に示されている。

図６を参照して、積層コンデンサ１１は、積層される複数の誘電体層１３を含むコンデンサ本体１４を備えている。このコンデンサ本体１４の内部には、特定の誘電体層１３を介して互いに対向する少なくとも１対の第１および第２の内部電極１５および１６が設けられる。

また、コンデンサ本体１４の、内部電極１５および１６と平行に延びる第１の主面１７上には、第１および第２の外部端子電極１８および１９の双方が設けられている。第１の主面１７に対向する第２の主面２０上には、何らの外部端子電極も設けられていない。

コンデンサ本体１４の内部には、さらに、第２の内部電極１６に対して電気的に絶縁された状態で第１の内部電極１５と第１の外部端子電極１８とを電気的に接続するように特定の誘電体層１３を貫通する第１の貫通導体２１、および第１の内部電極１５に対して電気的に絶縁された状態で第２の内部電極１６と第２の外部端子電極１９とを電気的に接続するように特定の誘電体層１３を貫通する第２の貫通導体２２がそれぞれ設けられている。

上述した第１および第２の貫通導体２１および２２は、それぞれ、複数設けられ、第１および第２の貫通導体２１および２２のそれぞれに個々に対応して、第１および第２の外部端子電極１８および１９もそれぞれ複数設けられている。

このような積層コンデンサ１１によれば、内部電極１５および１６を流れる電流について、電流長を短くできるとともに、種々の方向へ向けることができるので、内部電極１５および１６を流れる電流によって誘起される磁界を互いに相殺し、その結果、低ＥＳＬ化を図ることができる。

他方、ＭＰＵ１２は、下面側にキャビティ２３が設けられた多層構造の配線基板２４を備えている。配線基板２４の上面には、ＭＰＵチップ２５が表面実装されている。また、配線基板２４のキャビティ２３内には、デカップリングコンデンサとして機能する上述の積層コンデンサ１１が収容されている。さらに、配線基板２４は、マザーボード２６上に表面実装されている。

配線基板２４の表面および内部には、概略的に図示されるように、ＭＰＵ１２において必要な配線導体が形成されていて、これら配線導体によって、図５に示すような接続が達成される。

代表的なものについて説明すると、配線基板２４の内部には、電源用ホット側電極２７およびグラウンド電極２８が形成されている。

電源用ホット側電極２７は、電源用ホット側ビアホール導体２９を介して、積層コンデンサ１１の第１の外部端子電極１８に電気的に接続され、電源用ホット側ビアホール導体３０を介して、ＭＰＵチップ２５の特定の端子３１に電気的に接続され、さらに、電源用ホット側ビアホール導体３２を介して、マザーボード２６に接続されるべきホット側導電ランド３３に電気的に接続されている。

また、グラウンド電極２８は、グラウンド用ビアホール導体３４を介して、積層コンデンサ１１の第２の外部端子電極１９に電気的に接続され、グラウンド用ビアホール導体３５を介して、ＭＰＵチップ２５の特定の端子３６に電気的に接続され、さらに、グラウンド用ビアホール導体３７を介して、マザーボード２６に接続されるべきグラウンド側導電ランド３８に電気的に接続されている。

なお、図６において、図５に示したメモリ４に相当するメモリの図示は省略されている。

積層コンデンサ１１は、図６に示すように、第１および第２の外部端子電極１８および１９の双方をコンデンサ本体１４の第１の主面１７上に位置させている。そのため、たとえばグラウンド電位を有する配線導体に着目すると、積層コンデンサ１１の第２の外部端子電極１９は、配線基板２４内において、グラウンド用ビアホール導体３４、グラウンド電極２８およびグラウンド用ビアホール導体３７を経由してからグラウンド用導電ランド３８に接続されることになる。

したがって、これらグラウンド用ビアホール導体３４および３７ならびにグラウンド電極２８によって与えられるグラウンド側ラインが比較的長くなり、このようなグラウンド側ラインに関連して発生するインダクタンス成分が大きくなり、低ＥＳＬ化が図られた積層コンデンサ１１を用いた効果が減殺されてしまう。また、比較的長いグラウンド側ラインは、インピーダンスの増加をも招く。

また、上述したようなグラウンド側ラインの引き回しは、配線基板２４内での配線を複雑にしてしまうという問題もある。
特開平１１−２０４３７２号公報

そこで、この発明の目的は、上述のような問題を解決し得る、積層コンデンサ、ならびに、この積層コンデンサを用いて構成される、デカップリングコンデンサの接続構造および配線基板を提供しようとすることである。

この発明に係る積層コンデンサは、積層される複数の誘電体層を含むコンデンサ本体を備えている。

このコンデンサ本体の内部には、特定の誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極が設けられる。

さらに、コンデンサ本体の内部には、第２の内部電極に対して電気的に絶縁されかつ第１の内部電極に電気的に接続された状態で、特定の誘電体層を貫通する複数の第１の貫通導体、および、第１の内部電極に対して電気的に絶縁されかつ第２の内部電極に電気的に接続された状態で、コンデンサ本体を貫通する複数の第２の貫通導体がそれぞれ設けられる。これら第１および第２の貫通導体は、内部電極を流れる電流によって誘起される磁界を互いに相殺するように、互いに隣り合いながら行列状に配置される。

さらに、この発明に係る積層コンデンサは、複数の第１の貫通導体にそれぞれ電気的に接続された状態で、個々の第１の貫通導体にそれぞれ対応するように設けられる、複数の第１の外部端子電極と、複数の第２の貫通導体にそれぞれ電気的に接続された状態で、個々の第２の貫通導体にそれぞれ対応するように設けられる、複数の第２の外部端子電極とを備えている。

そして、第１の外部端子電極は、コンデンサ本体の、内部電極と平行に延びる第１の主面上にのみ位置され、かつ、第２の外部端子電極は、第１の主面上および第１の主面に対向する第２の主面上の双方に位置される。その結果、第１の主面に引き出される第１の貫通導体および第２の貫通導体の合計数は、第２の主面に引き出される第２の貫通導体の数よりも多く、第１の主面に形成された第１の外部端子電極および第２の外部端子電極の合計数は、第２の主面に形成された第２の外部端子電極の数よりも多い。

このように、この発明に係る積層コンデンサは、簡単に言えば、第１の内部電極に接続される複数の第１の貫通導体のそれぞれに個々に対応して設けられる複数の第１の外部端子電極と、第２の内部電極に接続される複数の第２の貫通導体のそれぞれに個々に対応して設けられる複数の第２の外部端子電極とを備え、第１の外部端子電極がコンデンサ本体の第１の主面上にのみ設けられ、第２の外部端子電極が第１および第２の主面の双方上に設けられることを特徴としている。

また、この発明に係る積層コンデンサにおいて、第１の主面上および第２の主面上の双方に位置される第２の外部端子電極に電気的に接続される第２の貫通導体は、好ましくは、２×１０^-3ｍｍ² 以上の断面積、より好ましくは、７×１０^-3ｍｍ² 以上の断面積、さらに好ましくは、１．５×１０^-2ｍｍ² 以上の断面積を有するようにされる。

また、第１および第２の外部端子電極には、半田バンプが形成されていることが好ましい。

この発明は、また、マイクロプロセッシングユニットに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサの接続構造にも向けられる。この接続構造において、デカップリングコンデンサは、上述したこの発明に係る積層コンデンサである。そして、ＭＰＵチップに接続される電源ラインおよび／または信号ラインは、上述の貫通導体を介して、マザーボードにグラウンド接続される。

このようなデカップリングコンデンサの接続構造において、この発明に係る積層コンデンサの第１の外部端子電極に、前述した電源回路のホット側が接続されることが好ましい。このような接続状態を採用することにより、第２の外部端子電極および第２の貫通導体を介して電源回路のグラウンド側を、たとえばマザーボード上のグラウンド側導電ランドに電気的に接続し得る状態を得ることができる。

この発明は、また、マイクロプロセッシングユニットに備えるＭＰＵチップが搭載され、このＭＰＵチップのための電源を供給するための電源用ホット側配線導体とグラウンド側配線導体とを備える、配線基板にも向けられる。この配線基板において、第１の主面が当該配線基板側に向けられかつ第２の主面が外方に向けられた姿勢で、前述したこの発明に係る積層コンデンサが実装され、この実装状態において、第１の主面側の第１の外部端子電極が、電源用ホット側配線導体に電気的に接続され、かつ、第１の主面側の第２の外部端子電極が、グラウンド側配線導体に電気的に接続される。

上述したように、この発明が配線基板に向けられる場合、好ましくは、ＭＰＵチップは、この配線基板の第１の基板面上に搭載され、配線基板には、第１の基板面とは逆の第２の基板面に沿って開口を位置させているキャビティが設けられる。そして、積層コンデンサは、第２の主面をキャビティの開口側に向けた状態でキャビティ内に収容され、第２の主面と第２の基板面とは、同一面上に位置するようにされる。

また、この発明に係る配線基板において、ＭＰＵチップに備える複数の端子が、積層コンデンサの第１および第２の外部端子電極の配列ピッチと同一の配列ピッチを有するようにされてもよい。

以上のように、この発明に係る積層コンデンサによれば、互いに対向する第１および第２の内部電極のそれぞれを複数の第１および第２の貫通導体によって接続し、コンデンサ本体の外表面上には、複数の第１の貫通導体にそれぞれ電気的に接続された状態で、個々の第１の貫通導体にそれぞれ対応する複数の第１の外部端子電極を設け、かつ、複数の第２の貫通導体にそれぞれ電気的に接続された状態で、個々の第２の貫通導体にそれぞれ対応する複数の第２の外部端子電極が設けられた構成とし、それによって、積層コンデンサの低ＥＳＬ化を図るとともに、第１の外部端子電極がコンデンサ本体の第１の主面上にのみ設けられ、また、第２の外部端子電極がコンデンサ本体の第１の主面上および第２の主面上の双方に設けられているので、この積層コンデンサが配線基板上に実装されたとき、次のような効果が奏される。

すなわち、積層コンデンサが、第１の主面を配線基板側に向けて実装されたとき、第１および第２の外部端子電極の各々が配線基板側の配線導体と電気的に接続されるが、第２の主面上の第２の外部端子電極については、これらを外方へ向けることができる。したがって、コンデンサ本体の第２の主面を、たとえば、マザーボード側に向けた状態で、この積層コンデンサが実装された配線基板をマザーボード上に実装したとき、第２の主面側の第２の外部端子電極をマザーボード上のグラウンド側導電ランドに直接接続した状態を得ることができる。そのため、積層コンデンサおよび配線基板に関連するグラウンド側ラインを短くすることができ、それに応じて、インダクタンス成分およびインピーダンス成分の増大を防止でき、高周波化に十分に対応できるようになるとともに、前述したような積層コンデンサ自身の低ＥＳＬ化の効果が減殺されることを防止することができる。また、配線基板には、積層コンデンサに対するグラウンド接続のための配線導体が不要となるので、配線基板内における配線を簡略化することができる。

このようなことから、この発明に係る積層コンデンサは、たとえば、高周波回路におけるバイパスコンデンサやデカップリングコンデンサとして有利に用いることができる。また、ＭＰＵに備えるＭＰＵチップ等と組み合わされて使用されるデカップリングコンデンサにあっては、クイックパワーサプライとしての機能が要求されるが、この発明に係る積層コンデンサは、それ自身、ＥＳＬが低く、また、インダクタンス成分をあまり生じさせない状態での配線基板への実装状態を可能とするので、このようなデカップリングコンデンサとしての用途に向けられても、高速動作に十分対応することができる。

また、この発明に係るマイクロプロセッシングユニットに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサの接続構造によれば、このデカップリングコンデンサとして、この発明に係る積層コンデンサが用いられ、ＭＰＵチップに接続される電源ラインおよび／または信号ラインが、第２の貫通導体を介して、マザーボードにグラウンド接続されるので、上述したこの発明に係る積層コンデンサが奏する効果を有利に発揮させることができる。

上述したように、ＭＰＵに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとして、この発明に係る積層コンデンサが使用される場合、ＭＰＵチップが搭載された配線基板側に第１の主面が向けられかつ第２の主面が外方に向けられた姿勢で、積層コンデンサが実装されるが、このとき、ＭＰＵチップが、配線基板の第１の基板面上に搭載され、この配線基板には、第１の基板面とは逆の第２の基板面に沿って開口を位置させているキャビティが設けられ、積層コンデンサは、第２の主面をキャビティの開口側に向けた状態でキャビティ内に収容され、第２の主面と第２の基板面とが、同一面上に位置するようにすれば、たとえば、マザーボードへの実装状態をコンパクトにすることができるとともに、このような実装を能率的にかつ安定的に行なうことができる。

また、この発明に係る積層コンデンサにおいて、第１の主面上および第２の主面上の双方に位置される第２の外部端子電極に接続される第２の貫通導体の断面積を、２×１０^-3ｍｍ² 以上、より好ましくは、７×１０^-3ｍｍ² 以上、さらに好ましくは、１．５×１０^-2ｍｍ² 以上とすることにより、積層コンデンサのＥＳＬをより小さくすることができるばかりでなく、以下のような効果も奏される。すなわち、ＭＰＵは、最近の高速化により、より大きな電力を消費するようになってきているが、低電圧化に伴い、大電流化の方向に向いている。貫通導体の断面積を、上述のように、より大きくすることによって、貫通導体の電流容量をより大きくすることができるので、このような大電流化に十分に対応できるようになる。

また、この発明に係る積層コンデンサにおいて、第１および第２の外部端子電極に半田バンプを形成すると、高密度実装を可能とするとともに、接続における寄生インダクタンスの発生を抑えることもできる。

図１ないし図３は、この発明の一実施形態による積層コンデンサ４１を示している。ここで、図１および図２は、積層コンデンサ４１の内部構造を示す平面図であり、図１と図２とは互いに異なる断面を示している。また、図３は、図１および図２に示した線ＩＩＩ−ＩＩＩに沿う断面図である。

積層コンデンサ４１は、積層される複数の誘電体層４２を含むコンデンサ本体４３を備えている。誘電体層４２は、たとえばセラミック誘電体から構成される。

コンデンサ本体４３の内部には、特定の誘電体層４２を介して互いに対向する少なくとも１対の第１および第２の内部電極４４および４５が設けられている。この実施形態では、複数対の第１および第２の内部電極４４および４５が設けられている。

コンデンサ本体４３の内部には、さらに、第２の内部電極４５に対して電気的に絶縁されかつ第１の内部電極４４に電気的に接続された状態で、特定の誘電体層４２を貫通する複数の第１の貫通導体４６が設けられている。また、第１の内部電極４４に対して電気的に絶縁されかつ第２の内部電極４５に電気的に接続された状態で、コンデンサ本体４３を貫通する複数の第２の貫通導体４７が設けられている。

また、コンデンサ本体４３の、内部電極４４および４５と平行に延びる第１の主面４８上には、複数の第１の貫通導体４６にそれぞれ電気的に接続された状態で、個々の第１の貫通導体４６にそれぞれ対応する複数の第１の外部端子電極４９が設けられる。

また、コンデンサ本体４３の、第１の主面４８上には、複数の第２の貫通導体４７にそれぞれ電気的に接続された状態で、個々の第２の貫通導体４７にそれぞれ対応する複数の第２の外部端子電極５１ａが設けられるとともに、第１の主面４８に対向する第２の主面５０上には、複数の第２の貫通導体４７にそれぞれ電気的に接続された状態で、個々の第２の貫通導体４７にそれぞれ対応する複数の第２の外部端子電極５１ｂが設けられる。
したがって、図３によく示されるように、第１の主面４８に引き出される第１の貫通導体４６および第２の貫通導体４７の合計数は、第２の主面５０に引き出される第２の貫通導体４７の数よりも多く、第１の主面４８に形成された第１の外部端子電極４９および第２の外部端子電極５１ａの合計数は、第２の主面５０に形成された第２の外部端子電極５１ｂの数よりも多い。

この実施形態では、各々複数の第１および第２の内部電極４４および４５が設けられ、第１および第２の内部電極４４および４５の各間に形成される静電容量が、第１および第２の貫通導体４６および４７によって並列接続され、このように並列接続された静電容量が、第１の外部端子電極４９と第２の外部端子電極５１ａおよび５１ｂとの間に取り出される。

上述した第１の貫通導体４６と第２の貫通導体４７とは、内部電極４４および４５を流れる電流によって誘起される磁界を互いに相殺するように配置されている。すなわち、第１および第２の貫通導体４６および４７は、互いに隣り合うように行列状に配置され、内部電極４４および４５の各々を流れる電流に関して、その方向を多様化するとともに、電流長を短くし、それによって、低ＥＳＬ化を図っている。

また、この実施形態では、第１および第２の外部端子電極４９ならびに５１ａおよび５１ｂは、それぞれ、導電パッド５２および５３ならびにそれらの上に形成される半田バンプ５４および５５を備えている。

導電パッド５２および５３は、たとえば、Ｃｒ／Ｎｉ／Ｃｕ蒸着膜から構成され、また、前述した内部電極４４および４５ならびに貫通導体４６および４７は、たとえば、Ｎｉを含む導電性ペーストの焼付けによって形成される。

図４は、図６に相当する図であって、上述したような実施形態による積層コンデンサ４１をデカップリングコンデンサとして用いているＭＰＵ６１を示している。

図４を参照して、ＭＰＵ６１は、配線基板６２を備え、この配線基板６２の上面側である第１の基板面６３上には、ＭＰＵチップ（ベアチップ）６４が表面実装されている。

また、配線基板６２の下面側である第２の基板面６５側にはキャビティ６６が設けられている。キャビティ６６は、その開口を第２の基板面６５に沿って位置させている。

前述した積層コンデンサ４１は、そのコンデンサ本体４３の第２の主面５０をキャビティ６６の開口側に向けた状態でキャビティ６６内に収容されている。このとき、コンデンサ本体４３の第２の主面５０と配線基板６２の第２の基板面６５とは、同一面上に位置している。

また、このような配線基板６２は、マザーボード６７上に表面実装されている。

配線基板６２の表面および内部には、概略的に図示されるように、ＭＰＵ６１において必要な配線導体が形成されていて、これら配線導体によって、図５に示すような接続が達成される。

代表的なものについて説明すると、配線導体６２の内部には、電源用ホット側電極６８およびグラウンド電極６９が形成されている。

電源用ホット側電極６８は、電源用ホット側ビアホール導体７０を介して、積層コンデンサ４１の第１の外部端子電極４９に電気的に接続され、電源用ホット側ビアホール導体７１を介して、ＭＰＵチップ６４の特定の端子７２に電気的に接続され、さらに、電源用ホット側ビアホール導体７３を介して、マザーボード６７に接続されるべきホット側導電ランド７４に電気的に接続されている。

上述したホット側の接続部分に関して、図４では詳細には図示しないが、電源用ホット側ビアホール導体７０と第１の外部端子電極４９との接続、および電源用ホット側ビアホール導体７１と端子７２との接続には、バンプを介しての接続が適用され、また、ホット側導電ランド７４には、半田バンプが形成される。

他方、グラウンド電極６９は、グラウンド用ビアホール導体７５を介して、積層コンデンサ４１の第１の主面４８側の第２の外部端子電極５１ａに電気的に接続され、かつ、グラウンド用ビアホール導体７６を介して、ＭＰＵチップ６４の特定の端子７７に電気的に接続される。また、積層コンデンサ４１において、第１の主面４８側の第２の外部端子電極５１ａは、第２の貫通導体４７を介して、第２の主面５０側の第２の外部端子電極５１ｂに接続され、この第２の外部端子電極５１ｂがマザーボード６７上のグラウンド側導電ランドに接続される。このようにして、グラウンド電極６９がグラウンド接続される。

上述したグラウンド側の接続部分に関して、図４では詳細には図示しないが、グラウンド用ビアホール導体７５と第２の外部端子電極５１ａとの接続、およびグラウンド用ビアホール導体７６と端子７７との接続には、バンプを介しての接続が適用され、また、第２の外部端子電極５１ｂには、前述したように、半田バンプ５５（図３参照）が形成されている。

このように、この実施形態によれば、前述の図６に示したグラウンド用ビアホール導体３７およびグラウンド側導電ランド３８にそれぞれ対応する要素を省略することができるので、配線基板６２における配線を簡略化することができるとともに、グラウンド電極６８に対するグラウンド接続が、積層コンデンサ４１内の第２の貫通導体４７を介して達成されることができるので、グラウンド側ラインを比較的短くすることができ、そのため、インダクタンス成分やインピーダンス成分の低減を図ることができ、高周波化に十分対応することが可能になる。

また、この実施形態による積層コンデンサ４１にあっては、充電後の放電段階において、第１の貫通導体４６と第２の貫通導体４７とにおける図３に示した断面上での電流の流れを互いに逆方向に向けることができる。したがって、磁界が相殺され、それに応じて、低ＥＳＬ化を図ることができる。

なお、図４において、図５に示したメモリ４に相当するメモリの図示は省略されている。

以上説明した積層コンデンサ４１において、第１の主面４８上および第２の主面５０上の双方に位置される第２の外部端子電極５１ａおよび５１ｂに電気的に接続される第２の貫通導体４７は、十分な電流容量を確保するため、その断面積が広い方が好ましい。

このような断面積の好ましい範囲を求めるため、図１ないし図３に示した積層コンデンサ４１について、第１および第２の貫通導体４６および４７の直径および断面積を種々に変え、ＥＳＬおよび電流容量を評価する実験を行なった。

この実験では、試料として、内部電極４４および４５の各々の大きさが２．５ｍｍ×２．５ｍｍであり、貫通導体４６および４７の配列ピッチが０．５ｍｍであり、これら貫通導体４６および４７が４×４＝１６個配列された、積層コンデンサ４１を用意した。

このような試料において、第１および第２の貫通導体４６および４７の直径および断面積を以下の表１に示すように変更し、各々について、ＥＳＬおよび電流容量を求めた。

表１に示したＥＳＬは、共振法によって求めた。共振法とは、試料となる積層コンデンサについてインピーダンスの周波数特性を求め、この周波数特性における極小点（コンデンサの容量成分ＣとＥＳＬとの間の直列共振点）の周波数ｆ_o から、
ＥＳＬ＝１／［（２πｆ_o ）² ×Ｃ］
によって、ＥＳＬを求めようとする方法である。

また、電流容量は、１ｋＨｚの交流を試料に係る積層コンデンサ４１に流し、この積層コンデンサ４１の温度が２５℃上昇するのに必要な電流値で表わしたものである。

表１に示すように、貫通導体４６および４７の断面積が広くなるにつれて、貫通導体４６および４７の配列ピッチが一定であっても、積層コンデンサ４１としてのＥＳＬが小さくなっている。また、最近のＭＰＵの高速化に伴い、消費電力が増加しているが、貫通導体４６および４７の断面積を広くすることにより、十分な電流容量を確保できることがわかる。

このように、表１に示す結果から、貫通導体４６および４７、特に第１および第２の主面４８および５０の双方に届くように貫通している第２の貫通導体４７については、２×１０^-3ｍｍ² 以上の断面積を有していることが好ましく、７×１０^-3ｍｍ² 以上の断面積を有していることがより好ましく、１．５×１０^-2ｍｍ² 以上の断面積を有していることがさらに好ましいことがわかる。

この発明の一実施形態による積層コンデンサ４１の内部構造を、第１の内部電極４４が通る断面をもって示す平面図である。 図１に示した積層コンデンサ４１の内部構造を、第２の内部電極４５が通る断面をもって示す平面図である。 図１および図２に示した線ＩＩＩ−ＩＩＩに沿う、積層コンデンサ４１の断面図である。 図１ないし図３に示した積層コンデンサ４１をデカップリングコンデンサとして用いている、ＭＰＵ６１の構造例を図解的に示す断面図である。 この発明にとって興味あるＭＰＵ１および電源部２に関する接続構成を図解的に示すブロック図である。 図４に相当する図であって、従来の積層コンデンサ１１をデカップリングコンデンサとして用いている、ＭＰＵ１２の構造例を図解的に示す断面図である。

符号の説明

１，６１ ＭＰＵ
２ 電源部
３，６４ ＭＰＵチップ
５ デカップリングコンデンサ
４１ 積層コンデンサ
４２ 誘電体層
４３ コンデンサ本体
４４ 第１の内部電極
４５ 第２の内部電極
４６ 第１の貫通導体
４７ 第２の貫通導体
４８ 第１の主面
４９ 第１の外部端子電極
５０ 第２の主面
５１ａ，５１ｂ 第２の外部端子電極
５４，５５ 半田バンプ
６２ 配線基板
６３ 第１の基板面
６５ 第２の基板面
６６ キャビティ
６７ マザーボード
６８ 電源用ホット側電極
６９ グラウンド電極
７０，７１，７３ 電源用ホット側ビアホール導体
７５，７６ グラウンド用ビアホール導体

Claims (10)

1. 積層される複数の誘電体層を含むコンデンサ本体を備え、
   前記コンデンサ本体の内部には、特定の前記誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極が設けられ、
   前記コンデンサ本体の内部には、さらに、前記第２の内部電極に対して電気的に絶縁されかつ前記第１の内部電極に電気的に接続された状態で、特定の前記誘電体層を貫通する複数の第１の貫通導体、および、前記第１の内部電極に対して電気的に絶縁されかつ前記第２の内部電極に電気的に接続された状態で、前記コンデンサ本体を貫通する複数の第２の貫通導体がそれぞれ設けられ、
   前記第１および第２の貫通導体は、前記内部電極を流れる電流によって誘起される磁界を互いに相殺するように、互いに隣り合いながら行列状に配置され、
   さらに、複数の前記第１の貫通導体にそれぞれ電気的に接続された状態で、個々の前記第１の貫通導体にそれぞれ対応するように設けられる、複数の第１の外部端子電極と、複数の前記第２の貫通導体にそれぞれ電気的に接続された状態で、個々の前記第２の貫通導体にそれぞれ対応するように設けられる、複数の第２の外部端子電極とを備え、
   前記第１の外部端子電極は、前記コンデンサ本体の、前記内部電極と平行に延びる第１の主面上にのみ位置され、かつ、前記第２の外部端子電極は、前記第１の主面上および前記第１の主面に対向する第２の主面上の双方に位置され、
   前記第１の主面に引き出される前記第１の貫通導体および前記第２の貫通導体の合計数は、前記第２の主面に引き出される前記第２の貫通導体の数よりも多く、前記第１の主面に形成された前記第１の外部端子電極および前記第２の外部端子電極の合計数は、前記第２の主面に形成された前記第２の外部端子電極の数よりも多い、
   積層コンデンサ。
2. 前記第２の貫通導体は、２×１０^-3ｍｍ² 以上の断面積を有する、請求項１に記載の積層コンデンサ。
3. 前記第２の貫通導体は、７×１０^-3ｍｍ² 以上の断面積を有する、請求項２に記載の積層コンデンサ。
4. 前記第２の貫通導体は、１．５×１０^-2ｍｍ² 以上の断面積を有する、請求項３に記載の積層コンデンサ。
5. 前記第１および第２の外部端子電極には、半田バンプが形成されている、請求項１ないし４のいずれかに記載の積層コンデンサ。
6. マイクロプロセッシングユニットに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサの接続構造であって、
   前記デカップリングコンデンサは、請求項１ないし５のいずれかに記載の積層コンデンサであり、
   前記ＭＰＵチップに接続される電源ラインおよび／または信号ラインは、前記第２の貫通導体を介して、マザーボードにグラウンド接続されている、
   デカップリングコンデンサの接続構造。
7. 前記第１の外部端子電極に、前記電源回路のホット側が接続されている、請求項６に記載のデカップリングコンデンサの接続構造。
8. マイクロプロセッシングユニットに備えるＭＰＵチップが搭載され、前記ＭＰＵチップのための電源を供給するための電源用ホット側配線導体とグラウンド側配線導体とを備える、配線基板であって、
   前記第１の主面が当該配線基板側に向けられかつ前記第２の主面が外方に向けられた姿勢で、請求項１ないし５のいずれかに記載の積層コンデンサが実装され、この実装状態において、前記第１の主面側の前記第１の外部端子電極は、前記電源用ホット側配線導体に電気的に接続され、かつ、前記第１の主面側の前記第２の外部端子電極は、前記グラウンド側配線導体に電気的に接続されている、配線基板。
9. 前記ＭＰＵチップは、当該配線基板の第１の基板面上に搭載され、当該配線基板には、前記第１の基板面とは逆の第２の基板面に沿って開口を位置させているキャビティが設けられ、前記積層コンデンサは、前記第２の主面を前記キャビティの開口側に向けた状態で前記キャビティ内に収容され、前記第２の主面と前記第２の基板面とは、同一面上に位置している、請求項８に記載の配線基板。
10. 前記ＭＰＵチップは、複数の端子を備え、前記複数の端子は、前記積層コンデンサの前記第１および第２の外部端子電極の配列ピッチと同一の配列ピッチを有している、請求項８または９に記載の配線基板。

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