JP3836384B2 - デカップリング・コンデンサの配置方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に、電子回路におけるコンデンサの配置に関するものであり、とりわけ、コンデンサ密度を高め、プリント回路基板上におけるコンデンサの配置に必要なバイア数を減少させるバイア共用技法に関するものである。
【0002】
デジタル回路は、スイッチング中に、多量の瞬時電流を消費する。これらの電流は、大量であるが、持続時間が極めて短く、一般に、スイッチング事象のほんのわずかな部分しか持続しない。スイッチング中に、電流を極めて速い速度で小から大及び/または大から小にするという要求は、多くのデジタル回路設計にとって問題となる可能性がある。
【0003】
デジタル装置によって消費される全ての電流が、回路電源によって供給される。しかし、インダクタンス及びタイム・トランスファの物理的特性のため、スイッチング中にデジタル装置によって必要とされる瞬時大電流は、電源から直接得ることができない。代わりに、従来の解決法では、デジタル装置の近くにコンデンサを配置する。これらのコンデンサは、それを必要とする要求があると、電流の形ですぐに解放することが可能な、電荷の局部貯蔵器の働きをする。このように用いられるコンデンサに共通の名称が、「デカップリング・コンデンサ」である。
【0004】
しかし、これらのコンデンサは、欠点として誘導特性も有している。そのインダクタンスは、電源のインダクタンスよりも大幅に小さいが、超高速スイッチング・デジタル回路の場合には、このインダクタンスも問題になる。通常の解決法は、デジタル装置の電力及び接地接続を横切る並列グリッド構造をなすように、これらのコンデンサの多くを配置することである。並列に組み合わせられたコンデンサの総合誘導特性は、弱まる傾向にあるが、キャパシタンス自体は増大する。
【0005】
最新の高速デジタル・システムには、プリント回路基板(PCB)と呼ばれるファイバグラス基板上に実装された1つ以上の集積回路(IC)パッケージが含まれている。PCBは、ファイバグラスと銅のような金属の交互積層から形成されている。一般に、各層は、電力面、接地面、または、回路内のノード間に経路指定された金属ラインを設ける相互接続層の働きをする。
【0006】
先行技術による技法では、外側PCB層の一方(すなわち、上部層または底部層)にデカップリング・コンデンサを取り付け、PC基板内のそれぞれの電力面と接地面にコンデンサの正端子と負端子を接続する要求している。接続は、バイアを介して実施される。当該技術において既知のように、バイアは、PCにドリル加工で穴をあけ、銅のような導電体で穴の壁面に電気メッキを施すことによって形成される。PCBのある特定の層の金属が、バイアの導電性壁面に導電接続すると、その特定の層は、バイアに接続したことになる。従って、バイアへの接続を望まない場合には、バイアが形成されることになる位置のまわりにおいて、金属層にエッチングを施して、金属層が確実にバイアに導電接続しないようにする。例えば、接地面に接続する全ての負バイア位置のまわりにおいて、金属電力層にエッチングが施されるが、電力面に接続する正のバイア位置にはエッチングが施されない。
【0007】
デカップリング・コンデンサの数が多いのは、問題を生じる可能性がある。単位当たりのコストが累積されて、大きな額になり、市場において製品のコスト競争力が低下する可能性がある。PCBアセンブリにおけるコンデンサ・グリッドに必要な物理的スペースによって、製品が大型化したり、あるいは、そうしなければ製品の機能を高めることが可能なICを移動させることになる可能性がある。さらに、デジタルICのデカップリングに必要なコンデンサが増すにつれて、コンデンサは、デカップリングしようとするICからますます遠くに配置しなければならなくなる。デカップリング・コンデンサとICの距離が遠くなるほど、その効果は低下し、利益を減少させることになる。
【0008】
製品の信頼性は、デカップリング・コンデンサの数が増すにつれて低下する。直観的には、これは、回路内のデバイスが増えるにつれて、デバイスが故障する機会及び確率が増すためである。従って、デカップリング・コンデンサの有効度を高めると、その数を減少させ、製品の信頼性を高めることが可能になる。
【0009】
デカップリング・コンデンサの各例には、プリント回路基板内に埋め込まれた電力面及び接地面にそれを接続する、少なくとも1対のバイアが含まれている。前述のように、バイアは、基板上及び基板内の導電層に選択的に接触する金属を内張りされた穴である。バイア自体がPCBの占有スペースを増すことになる。デカップリング・コンデンサ毎に複数バイア対を設けると、スペースがさらに増すという犠牲を払って、実装インダクタンスを低下させることになる。
【0010】
【発明が解決しようとする課題】
従って、本発明の目的は、従来のバイア共用に関連した誘導問題を生じることなく、コンデンサの配置密度を高める方法を提供することにある。
【0011】
【課題を解決するための手段】
本発明によれば、デカップリング・コンデンサが、有害な誘導特性を増すことなく、バイアを共用できるようにする技法が得られる。この新規の共用バイア相互接続技法によって、コンデンサ及びバイアの実装パターン密度を増すことが可能になる。
【0012】
本発明によれば、バイアは、PCBの上部に実装されたコンデンサと底部に実装されたコンデンサの間で共用される。この構成によれば、共用バイアがPCBボードの同じ側に取り付けられたコンデンサに接続された場合の、先行技術によるバイア共用方法の電流倍加問題が回避される。例示の実施態様の場合、各デカップリング・コンデンサは、4つのバイアによってPCBに接続されている。従って、本発明に従って接続される多数のコンデンサに関して、コンデンサ当たりの総バイア数は、約2つである。本発明は、PCBの両側に実装されたコンデンサ間でバイアを共用することによって、コンデンサ毎に4つのバイアが使えるようにし、同時に、コンデンサ当たりほぼ2つのバイアしか実際には提供されないようにする。
【0013】
デカップリング・コンデンサ毎に与えられるバイア数を増すと、実装インダクタンス及び抵抗を減少させ、従って、デカップリング・コンデンサの有効度を高めることが可能になる。概して言えば、各デカップリング・コンデンサは、先行技術によるデカップリング・コンデンサより有効であるため、ある特定の用途に必要とされるデカップリング・コンデンサ数は少なくなる。
【0014】
本発明は、同様の参照符号が同様の要素を示すために用いられている図と関連して以下の詳細な説明によりさらに理解されるであろう。
【0015】
【発明の実施の形態】
本発明の理解は、従来の技術について簡単に検分してみることによってより明確になるであろう。図1は、プリント回路基板(PCB)2 の上部層2aに従来のやり方で実装されたコンデンサ4の側面図である。例示のように、コンデンサ4は、誘電体材料5によって第2の導体7から離隔された第1の導体6を含む、2つのリードを持つデバイスである。各それぞれの導体6及び7は、ハンダによって、それぞれの銅パッド(本明細書では「トレース」とも呼ばれる)8a及び8bに電気的に接続されている。トレースは、一般に、バイア10a、10bによって、1つ以上の追加PCB層(例えば、PCB層2b)に接続されている。例示の実施態様の場合、トレース8aは、バイア10aに電気的に接続され、トレース8bは、バイア10bに電気的に接続される。コンデンサ4は、第1のPCB層2aのトレース8a、8bを介して、さらに、バイア10a及び10bを介して、PCB2の内部層(例えば、第2の層2b)に電気的に接触する。
【0016】
デカップリング・コンデンサは、共に、高速デジタル回路の高速スイッチング電流の要求を満たすように取り付けなければならない。コンデンサ間でバイアを共用することによってスペース及びコストを節減しようと試みると、通常、各コンデンサの有効性が低下する。例えば、図2には、それぞれ、バイア10bを共用するため、トレース8bに接続する正のリード7a、7bを備える、プリント回路基板2に実装された2つのコンデンサ4a及び4bが示されている。例示のように、2つのコンデンサ4間の共用バイア10bは、各コンデンサ4a及び4b毎に電流を通す。各コンデンサ4a及び4bの電流は、バイア10bを矢印12で示す同じ方向に流れる。これによって、バイア10bを通る電流が実質的に倍加し、誘導損失が2倍になり、従って、コンデンサ4a及び4bの両方の有効性が低下する。
【0017】
本発明は、バイアの共用を可能にするが、先行技術の誘導損失問題を被ることのないコンデンサ実装パターンである。図3は、本発明に従ってコンデンサ・デカップリング回路を実施するプリント回路基板102の一部の側面図である。図3の例示の実施態様の場合、4つのコンデンサ104a、104b、104c、及び、104dが、PCB102上に実装される、すなわち、2つのコンデンサ104a、104bがPCB102の上部層102aに、2つのコンデンサ104c、104dが底部層102bに実装される。バイアは、PCB102の上部と底部に実装されたコンデンサ間において共用される。この実装構成によって、後述するように、共用バイアがPCBボードの同じ側に取り付けられたコンデンサに接続された場合の、先行技術のバイア共用方法の電流倍加問題が回避される。
【0018】
図4は、それぞれ、上部及び底部のPCBボード金属層102a及び102bだけを例示した、PCBボード102の一部の平面図である。この図では、PCB102の上部層102aに実装された2つのコンデンサ104a、104bだけしか見えない。コンデンサ104c及び104dは、図3に示すように、底部金属層102b上に、見えているコンデンサ104a及び104bと正反対になるように実装されている。底部金属層102bは、上部金属層102aの下に隠れるように示されている。バイア110a、110d、110e、110h、及び、110iは、それぞれ、PCB102の1つ以上の電力面(図6に示されている)に接続している。バイア110b、110c、110f、110g、及び、110jは、それぞれ、PCB102の1つ以上の接地面(やはり図6に示されている)に接続している。例示のように、コンデンサ104aは、その正端子107aがバイア110a及び110dに接続され、その負端子106aがバイア110c及び110fに接続されている。コンデンサ104bは、その正端子107bがバイア110e及び110hに接続され、その負端子106bがバイア110g及び110jに接続されている。
【0019】
図5は、やはり、それぞれ、上部及び底部のPCBボード金属層102a及び102bだけを例示した、図3及び4のプリント回路基板の同じ部分の底面図である。例示された図は、図4のPCB図をページから取り出して180゜回転させたものに相当する。底部金属層102bは、上部金属層102aの上に重なって隠すように示されている。この図では、PCB102の底部層102bに実装された2つのコンデンサ104c、104dだけしか見えない。コンデンサ104a及び104bは、図3に示すように、上部金属層102a上に、見えているコンデンサ104c及び104dと正反対になるように実装されている。例示のように、コンデンサ104cは、その負端子106cがバイア110b及び110cに接続され、その正端子107cがバイア110d及び110eに接続されている。コンデンサ104dは、その負端子106dがバイア110f及び110gに接続され、その正端子107dがバイア110h及び110iに接続されている。
【0020】
図4及び5から明らかなように、正バイア110dは、コンデンサ104a及び104cによって共用され、負バイア110cは、コンデンサ104a及び104c、正バイア110eは、コンデンサ104b及び104cによって共用され、負バイア110fは、コンデンサ104a及び104dによって共用され、負バイア110gは、コンデンサ104b及び104dによって共用され、正バイア110hは、コンデンサ104b及び104dによって共用される。
【0021】
図6は、単一電力面102c及び単一接地面102dも示されて、正の共用バイア110d、110e、または、110h、及び、負の共用バイア110c、110f、または、110gの電流の流れが例示された、PCB102の側面図である。正の共用バイア110d、110e、110hは、PCB102の正の内部銅電力面102cに接続することになる。任意の特定の時間において、デカップリング電流(矢印112a及び112bで示された)が、バイア110d、110eを通って、電力面102cに流入するかまたは電力面102cから流出するが、流入と流出を同時に生じることはない。従って、デカップリング電流が、バイアの上部に流入して、底部から流出するか、あるいは、その逆になるのは不可能である。さらに、上部に実装されたコンデンサ104a、104bからのバイアを通る電流は、底部コンデンサ104c、104dからの電流と同様、電力面102cに直接流入する。バイア110d、110e、110hのセクション(部分)は、電力面102cの境界を除くと、コンデンサ104a及び104cまたは104b及び104dの両方から同時に電流が通ることはない。
【0022】
電力面102cの誘導損失は、バイア構造と比較すればごくわずかである。電力面102cの境界における誘導の影響は、取るに足らないものであり、有効に無視することが可能である。バイア110d、110eの部分は、上部及び底部のデカップリング・コンデンサ104a及び104cまたは104b及び104dの両方から同時に電流が流れないので、誘導損失が、非共用デカップリング・バイアの誘導損失を超えることはない。
【0023】
同じことが、負の共用バイア110c、110f、及び、110gにも当てはまる。図示のように、負の共用バイア110c、110f、110gは、PCB102の接地面102dに接続することになる。任意の特定の時間において、デカップリング電流(矢印112c及び112dで示された)が、バイア110c、110f、110gを通って、接地面102dに流入するかまたは電力面102dから流出するが、流入と流出を同時に生じることはない。従って、デカップリング電流が、バイアの上部に流入して、底部から流出するか、あるいは、その逆になるのは不可能である。さらに、バイアを通って上部に実装されたコンデンサ104a、104cに達する電流は、底部コンデンサ104c、104dに達する電流と同様、接地面102dから直接流出する。バイア110c、110f、110gのセクション(部分)は、接地面102dの境界を除くと、コンデンサ104a及び104cまたは104b及び104dの両方から同時に電流が通ることはない。
【0024】
当該技術において既知のように、同等のインダクタを並列に組み合わせると、それぞれ、各インダクタの値の半分になる。各コンデンサ端子から、本発明によって、PCB電力面に対して2つの同じバイア構造が形成されることが分かる。コンデンサ自体に関連したインダクタンスは影響を受けないので、コンデンサ・デカップリング回路の全インダクタンスが完全に半分に減少するというわけではないが、相互接続インダクタンスが減少する。この結果、コンデンサ・デカップリング回路の総合インダクタンスが減少することになる。
【0025】
本発明は、相互接続インダクタンスのさらなる減少、従って、コンデンサの有効性のさらなる向上を実現するため、コンデンサ端子毎に、電力面または接地面に対して3つ、4つ、あるいは、それを超える接続さえ含むように拡張することが可能であることは明らかである。
【0026】
コンデンサ端子当たり2つ以上のバイアを備えることに関するもう1つの利点は、コンデンサ・デカップリング回路の抵抗が小さくなることである。この利点は、インダクタンスを減少させるのと同じやり方で実現される。抵抗が小さくなると、デカップリングの有効性が増す。
【0027】
図3〜5に例示の取り付けパターンを無限に反復して、平均のバイア/コンデンサ比を低下させることが可能である。図7は、本発明に従ってプリント回路基板に実装されたデカップリング・コンデンサ・グリッドの平面図である。
【0028】
以上から明らかなように、一つのコンデンサに4つのバイアが接続する4バイア接続パターンの場合、コンデンサ当たりの平均バイア数は、最大で3つであり、パターンを反復すると、すぐにほぼ2まで減少する。これが、表1に示されている。
表1
【0029】
上記表から明らかなように、本発明に従って設けられるバイア数は、数式2n+2で表現することが可能である。ここで、nは、プリント回路基板に実装される背中合わせのコンデンサ数である。
【0030】
図7には、数を増したコンデンサの接続パターンが示されており、一方の金属層に実装された5つの奇数番号のコンデンサC1〜C9が、20のバイアL1〜L20と共に表されている。図3、4、及び、5のパターンから分かるように、5つの偶数番号のコンデンサC2〜C10が、プリント回路基板の反対側において、もう一方の金属層に実装されている。
【0031】
図7から明らかなように、コンデンサC1の第1の端子は、バイアL1及びL4に電気的に接続され、コンデンサC1の第2の端子は、バイアL3及びL6に電気的に接続されている。プリント回路基板の反対側において、コンデンサC2の第1の端子は、バイアL2及びL3に接続され、コンデンサC2の第2の端子は、バイアL4及びL5に接続されている。
【0032】
このパターンを敷衍すると、バイアに対するコンデンサ端子の接続は、次のように概括することが可能である。各奇数番iのコンデンサ(ここで、iは1〜n−1の番号)の第1の端子は、2i−1及び2i+2番のバイアに電気的に接続される。各奇数番iのコンデンサの第2の端子は、2i+1及び2i+4番のバイアに接続される。同様に、各偶数番iのコンデンサ(ここで、iは2〜nの番号)の第1の端子は、2i−2及び2i−1番のバイアに電気的に接続され、各偶数番iのコンデンサの第2の端子は、バイア2i及び2i+1に接続される。
【0033】
例示のように、コンデンサは、バイアとデカップリング・コンデンサの両方の実装密度を高めるパターンに従ってPCBに実装される。このパターンによって、有効バイア数が、コンデンサ当たり2から4に増加するが、大きいパターンの場合、コンデンサ当たりのバイア数は平均化されて2に近づく。PCBボードの両側が利用されるので、デカップリング・コンデンサに必要なスペースはさらに縮小される
本発明の解説は、例示の実施態様に関して行われたが、当事者には明らかなように、本発明の精神及び範囲を逸脱することなく、例示の実施態様にさまざまな変更及び修正を施すことが可能である。例えば、デカップリング・コンデンサの極性を逆にすることもできるし、あるいは、金属電力層の電圧を金属接地層に対して負にすることも可能である。本発明の範囲は、決して、図示及び解説の例証となる実施態様に制限されることを意図したものではなく、本発明を規定するのは付属の請求項だけである。
【0034】
本発明は次の実施態様を含んでいる。
【0035】
1.プリント回路基板であって、第1の金属層(102a)と、第2の金属層(102b)と、金属電力層(102c)と、金属接地層(102d)と、
i番目(ここで、i=1、2、3、…、n)のデカップリング・コンデンサが前記プリント回路基板に取り付けられ、奇数番のデカップリング・コンデンサ(104a、104b、C1、C3、C5、C7、C9)が前記第1の金属層(102a)に取り付けられ、偶数番のデカップリング・コンデンサ(104c、104d)が前記第2の金属層(102b)に取り付けられている、複数nのデカップリング・コンデンサ(104a、104b、104c、104d、C1、C3、C5、C7、C9)と、
前記第1の金属層(102a)及び前記第2の金属層(102b)を前記金属電力層(102c)に電気的に接続する複数(2n+2)/2の正バイア(110d、110e、110h、L4、L5、L8、L9)と、
前記第1の金属層(102a)及び前記第2の金属層(102b)を前記金属接地層(102d)に電気的に接続する複数(2n+2)/2の負バイア(110c、110f、110g、L3、L6、L7、L10)と、
その第1の端子(107a、107b)が正バイア2i−1及び2i+2(L1及びL4;L5及びL8)に電気的に接続され、第2の端子(106a、106b)が負バイア2i+1及び2i+4(L3及びL6;L7及びL10)に電気的に接続された奇数番のデカップリング・コンデンサ(104a、104b、C1、C3、C5、C7、C9)と、
その第1の端子(107a、107b)が正バイア2i及び2i+1(L4及びL5;L8及びL9)に電気的に接続され、第2の端子(106a、106b)が負バイア2i−2及び2i−1(L2及びL3;L6及びL7)に電気的に接続された偶数番のデカップリング・コンデンサ(104c、104d)が含まれている、プリント回路基板。
【0036】
2.第1の金属層(102a)、第2の金属層(102b)、金属電力層(102c)、及び、金属接地層(102d)を含むプリント回路基板にデカップリング・コンデンサを配置するための方法であって、
前記第1の金属層(102a)及び前記第2の金属層(102b)を前記金属電力層(102c)に電気的に接続するため、複数の正バイア(110d、110e、110h、L4、L5、L8、L9)を設けるステップと、
前記第1の金属層(102a)及び前記第2の金属層(102b)を前記金属接地層(102d)に電気的に接続するため、複数の負バイア(110c、110f、110g、L3、L6、L7、L10)を設けるステップと、
前記プリント回路基板上にnのコンデンサ(104a、104b、104c、104d、C1、C3、C5、C7、C9)を配置して、少なくとも(2n−2)/2の正バイアと(2n−2)/2の負バイアが、前記nのコンデンサ間において共用されるようにするステップが含まれている、方法。
【0037】
3.前記nのコンデンサのそれぞれの第1の端子(106a、106b、106c、106d)及び第2の端子(107a、107b、107c、107d)を電気的に接続するのに、2n+2のバイアだけしか必要としないことを特徴とする、上記2に記載の方法。
【0038】
4.前記nのコンデンサ(104a、104b、104c、104d、C1、C3、C5、C7、C9)のほぼ半分が、前記第1及び第2の金属層(102a及び102b)のそれぞれに配置されることを特徴とする、上記2または3に記載の方法。
【0039】
5.第1のコンデンサ(104a、C1)の第1の端子(107a)を第1の正バイア(110a、L1)及び第2の正バイア(110d、L4)に電気的に接続し、前記第1のコンデンサ(104a)の第2の端子(106a)を第1の負バイア(110c、L3)及び第2の負バイア(110f、L6)に電気的に接続するステップと、
第2のコンデンサ(104b)の第1の端子(107b)を第3の正バイア(110e、L5)及び前記第2の正バイア(110d、L4)に電気的に接続し、前記第2のコンデンサ(104b)の第2の端子(106b)を前記第1の負バイア(110c、L3)及び第3の負バイア(110b、L2)に電気的に接続するステップと、
第3のコンデンサ(104c、C3)の第1の端子(107c)を前記第3の正バイア(110e、L5)及び第4の正バイア(110h、L8)に電気的に接続し、前記第3のコンデンサ(104c)の第2の端子(106c)を第4の負バイア(110g、L7)及び第5の負バイア(110j、L10)に電気的に接続するステップと、
第4のコンデンサ(104d)の第1の端子(107d)を前記第4の正バイア(110h、L8)及び第5の正バイア(110i、L9)に電気的に接続し、前記第4のコンデンサ(104d)の第2の端子(106d)を前記第2の負バイア(110f、L6)及び前記第4の負バイア(110g、L7)に電気的に接続するステップが含まれていることを特徴とする、上記2、3、または、4に記載の方法。
【0040】
6.第1の金属層(102a)、第2の金属層(102b)、金属電力層(102c)、及び、金属接地層(102d)を含むプリント回路基板(102)に、nのデカップリング・コンデンサ(104a、104b、104c、104d、C1、C3、C5、C7、C9)のうちi番目(ここで、i=1、2、3、…、n−2、n−1、n)のデカップリング・コンデンサを配置するための方法であって、
前記第1の金属層及び前記第2の金属層を前記電力層に電気的に接続するため、複数のバイア(110d、110e、110h、L4、L5、L8、L9)を設けるステップと、
前記第1の金属層及び前記第2の金属層を前記接地層に電気的に接続するため、複数のバイア(110c、110f、110g、L3、L6、L7、L10)を設けるステップと、
バイアを共用するため、前記プリント回路基板上に前記nのデカップリング・コンデンサを配置して、
奇数番iのデカップリング・コンデンサ(i=1、3、5、…、n−1)の第1の端子(107a、107b)が、2i−1番及び2i+2番のバイアに電気的に接続され、その第2の端子(106a、106b)が、2i+1番及び2i+4番のバイアに電気的に接続され、偶数番iのデカップリング・コンデンサ(i=2、4、6、…、n)の第1の端子(107c、107d)が、2i番及び2i+1番のバイアに電気的に接続され、その第2の端子(106c、106d)が、2i−2及び2i−1番のバイアに電気的に接続されるようにするステップが含まれている、方法。
【0041】
7.前記デカップリング・コンデンサの第1の端子(107a、107b、107c、107d)が、正の極性であり、前記デカップリング・コンデンサの第2の端子(106a、106b、106c、106d)が、負の極性であることを特徴とする、上記6に記載の方法。
【図面の簡単な説明】
【図1】プリント回路基板に従来式に実装されたコンデンサの側面図である。
【図2】プリント回路基板に従来式に実装された、バイアを共用する2つのコンデンサの側面図である。
【図3】本発明に従ってコンデンサ・デカップリング回路を実施するプリント回路基板の一部の側面図である。
【図4】本発明に従って実施されるコンデンサ・デカップリング回路を備えたプリント回路基板の平面図である。
【図5】図3及び4のプリント回路基板の同じ部分の底面図である。
【図6】共用バイアの電流の流れを例示したプリント回路基板の側面図である。
【図7】本発明に従ってプリント回路基板に実装されたデカップリング・コンデンサ・グリッドの平面図である。
【符号の説明】
102a 第1の金属層
102b 第2の金属層
102c 金属電力層
102d 金属接触層
104a、104b、104c、104d、C1、C3、C5、C7、C9 デカップリングコンデンサ
106a、106b、106c、106d コンデンサの第2の端子
107a、107b、107c、107d コンデンサの第1の端子
110c、110f、110g、L3、L6、L7、L10 負バイア
110d、110e、110h、L4、L5、L8、L9 正バイア
Claims (2)
- プリント回路基板であって、
第1の金属層と、
第2の金属層と、
金属電力層と、
金属接地層と、
前記プリント回路基板に取り付けられた第1から第4の4つのデカップリング・コンデンサ(C1、C2、C3、C4)であって、第1と第3のデカップリング・コンデンサ(C1とC3)が前記第1の金属層に取り付けられ、第2と第4のデカップリング・コンデンサ(C2とC4)が前記第2の金属層に取り付けられているような4つのデカップリング・コンデンサと、
前記第1の金属層を前記金属電力層に電気的に接続する第1のバイアと、
前記第2の金属層を前記金属接地層に電気的に接続する第2のバイアと、
前記第1の金属層及び前記第2の金属層を前記金属電力層に電気的に接続する第4と第5と第8の複数のバイアと、
前記第1の金属層及び前記第2の金属層を前記金属接地層に電気的に接続する第3と第6と第7の複数のバイアと、
前記第2の金属層を前記金属電力層に電気的に接続する第9のバイアと、
前記第1の金属層を前記金属接地層に電気的に接続する第10のバイアと、
第1と第4のバイアに電気的に接続される第1の端子、及び、第3と第6のバイアに電気的に接続される第2の端子を有する第1のデカップリング・コンデンサ(C1)と、
第4と第5のバイアに電気的に接続される第1の端子、及び、第2と第3のバイアに電気的に接続される第2の端子を有する第2のデカップリング・コンデンサ(C2)と、
第5と第8のバイアに電気的に接続される第1の端子、及び、第7と第10のバイアに電気的に接続される第2の端子を有する第3のデカップリング・コンデンサ(C3)と、
第8と第9のバイアに電気的に接続される第1の端子、及び、第6と第7のバイアに電気的に接続される第2の端子を有する第4のデカップリング・コンデンサ(C4)と、を具備することを特徴とするプリント回路基板。 - プリント回路基板であって、
第1の金属層と、
第2の金属層と、
金属電力層と、
金属接地層と、
整数i(i=1、2、3、…、n)で個々に番号付けられた各デカップリング・コンデンサが前記プリント回路基板に取り付けられており、奇数番のデカップリング・コンデンサが前記第1の金属層に取り付けられ、偶数番のデカップリング・コンデンサが前記第2の金属層に取り付けられている、複数n個のデカップリング・コンデンサと、
前記第1の金属層及び前記第2の金属層を前記金属電力層に電気的に接続する複数(2n+2)/2個の正バイアと、
前記第1の金属層及び前記第2の金属層を前記金属接地層に電気的に接続する複数(2n+2)/2個の負バイアと、
その第1の端子が(2i−1)番目及び(2i+2)番目の正バイアに電気的に接続され、その第2の端子が(2i+1)番目及び(2i+4)番目の負バイアに電気的に接続された奇数番のデカップリング・コンデンサと、
その第1の端子が2i番目及び(2i+1)番目の正バイアに電気的に接続され、その第2の端子が(2i−2)番目及び(2i−1)番目の負バイアに電気的に接続された偶数番のデカップリング・コンデンサと、を具備することを特徴とするプリント回路基板。
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