KR100364967B1 - 적층 커패시터, 배선 기판, 및 고주파 회로 - Google Patents

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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

본 발명의 적층 커패시터는 커패시터 몸체의 네 측면들 상에 교대로 배치된 제 1 및 제 2 측면 단자 전극을 포함한다. 제 1 및 제 2 주면 단자 전극들은 커패시터 몸체의 주면상에 배치된다. 커패시터 몸체 내에서 서로 대향하는 제 1 및 제 2 내부 전극들은 제 1 및 제 2 측면 단자 전극들과 그 가장자리에서 각각 전기적으로 접속되고, 비아홀 도체들을 통해 제 1 및 제 2 주면 단자 전극들과도 각각 전기적으로 접속된다. 상술한 구성에 의해, 적층 커패시터 내에서 흐르는 전류의 방향은 다양화되고, 전류 이동 경로의 길이가 짧아져 매우 낮은 ESL 값을 실현한다.

Description

적층 커패시터, 배선 기판, 및 고주파 회로{Multi-layer capacitor, wiring board, and high-frequency circuit}
본 발명은 적층 커패시터와, 배선기판, 및 고주파 회로에 관한 것으로, 보다 구체적으로는, 고주파 회로에 사용되는 적층 커패시터와, 이 적층 커패시터를 포함한 배선기판 및 고주파 회로에 관한 것이다.
종래에 이용되는 대부분의 일반적인 적층 커패시터는 예를 들면 세라믹 유전체 재료로 구성되고, 이들 사이에 삽입되는 내부 전극과 함께 적층된 복수개의 유전체층을 포함한다. 복수개의 커패시터를 구성하기 위하여, 복수 쌍의 제 1 및 제 2 내부 전극들은 적층 방향에서 이들 사이에 삽입된 부분 유전체층들과 교대로 적층된다.
제 1 및 제 2 외부단자 전극들은 커패시터 몸체의 제 1 및 제 2 단면상에 각각 배치된다. 상술한 제 1 내부전극은 커패시터 몸체의 제 1 단면으로 연장한 리드를 포함하고, 상술한 리드는 제 1 외부단자 전극에 전기적으로 접속된다. 상술한 제 2 내부전극은 커패시터 몸체의 제 2 단면으로 연장한 리드를 포함하고, 상술한 리드는 제 2 외부단자 전극에 전기적으로 접속된다.
상술한 적층 커패시터에서, 전류는 제 2 외부단자 전극으로부터 제 1 외부단자 전극으로 흐른다. 보다 구체적으로, 전류는 제 2 외부단자 전극으로부터 제 2 내부전극으로 흐르고, 상술한 제 2 내부전극으로부터 유전체층을 통해 제 1 내부전극으로 흐르며, 최종적으로 제 1 내부전극을 통해 제 1 외부단자 전극에 도달한다.
상술한 커패시터의 등가회로는 C, L, 및 R의 직렬접속으로 이루어진다. 여기에서 C는 커패시터의 커패시턴스를 나타내고, L은 등가 직렬 인덕턴스(ESL)를 나타내며, R은 전극의 저항을 주로 구성하는 등가 직렬 레지스턴스(ESR)을 나타낸다.
커패서터의 등가 회로는 공진 주파수 f0=1/{2π(LC)1/2}를 포함하고, 공진 수파수 이상의 주파수 범위에서 커패시터로서 작용하지 않는다. 다시 말해서, 인덕턴스 L, 즉 ESL이 작아지면, 공진 주파수 f0는 높게 되고, 따라서 더 높은 주파수에서 사용할 수 있다. 또한, 내부 전극에 구리를 이용하여 ESR을 작게 하는 것도 고려할 수 있지만, 마이크로파 영역에서 사용하기 위하여는 저(low) ESL화가 도모된 커패시터가 요구된다.
또한, 워크스테이션과 퍼스널 컴퓨터 등의 마이크로프로세싱 유닛(MPU)의 MPU칩에 전원을 공급하는 전원 회로(power supply circuit)에 접속되는 디커플링커패시터로서 사용되는 커패시터에 있어서도 저(low) ESL화가 요구되고 있다.
도 19는 상술한 MPU 31 및 전원부(power supply) 32의 구성의 일례를 보여주는 블록도이다.
도 19를 참조하면, MPU 31은 MPU 칩 33과 메모리 34를 포함한다. 전원부 32는 MPU 칩 33에 전원을 공급한다. 디커플링 커패시터 35는 전원부 32로부터 MPU 칩 33까지 뻗어 있는 전원선을 따라 접속된다. 신호선은 MPU 칩 33과 메모리 34와의 사이에서 연장된다.
일반적인 디커플링 커패시터와 같이, MPU 31에 연결된 상술한 디커플링 커패시터 35는, 노이즈 흡수와 전원 전압에서의 평활화에 사용된다. 상술한 MPU 칩 33은 500㎒ 이상의 동작 주파수를 가지고 있고, 현재 동작 주파수 1㎓에 달하는 일부 칩들이 개발되고 있다. 상술한 MPU 칩 33과 보조를 맞추는 고속 동작에서는, 기동시 등의 전력이 급히 요구될 때에 커패시터 내에 충전된 전기량으로부터 수 나노초 내에 전력을 공급하는 퀵 파워 서플라이(quick power supply) 기능이 요구된다.
따라서, 상술한 MPU 31의 디커플링 커패시터 35에 있어서도, 예를 들어 10pH 이하로 인덕턴스 성분을 가능한 한 낮게 할 필요가 있다. 이와 같이, 상술한 디커플링 커패시터로서 작용하기 위하여 인덕턴스가 낮은 커패시터가 요구되고 있다.
예를 들면, 동작 클럭 주파수 450㎒의 MPU 칩 33에는 현재 1.8볼트 내지 2.0볼드 DC가 공급되고, 그 소비 전력은 약 23W이다. 즉, 12A의 전류가 흐르도록 설계되어 있다. 소비 전력을 감소시키기 위하여, 상술한 MPU 31은 동작하지 않는 경우에 소비 전력 1W의 슬립 모드(sleep mode)에서 동작하도록 설정된다. MPU 31이 슬립 모드에서 활성 모드로 전환되면, MPU 칩 33에는 수 클럭 내에 기동하기 위하여 활성 모드에 필요한 충분한 전력이 공급되어야 한다. 동작 클럭 주파수 450㎒에서는, MPU 31이 슬립 모드에서 활성 모드로 전환할 때에 4 내지 7 나노초 내에 전력이 공급되어어 한다.
전원부 32로부터 공급하는 전력은 충분하게 빠르지 않기 때문에, 전원부 32로부터의 전력이 공급될 때까지 MPU 칩 33 부근의 디커플링 커패시터 35 내에 저장된 전하가 MPU 칩 33에 전력을 공급하도록 먼저 방전된다.
동작 클럭 주파수 1㎓에서는, 상술한 기능을 만족하도록, MPU 칩 33 부근의 디커플링 커패시터 35의 ESL 값이 적어도 10pH 이하가 되어야 한다.
일반적인 적층 커패시터의 ESL은 500 ~ 800pH 정도이고, 상술한 값 10pH과는 상당히 다르다. 이와 같이, 인덕턴스 성분은, 적층 커패시터를 통해 흐르는 전류의 방향에 의해 그 방향이 결정되는 자속(magnetic flux)과 이 자속에 기인하여 생성된 자기 인덕턴스(self inductance)로 인하여, 적층 커패시터 내에서 생성된다.
상술한 배경하에서, 저 ESL화를 도모할 수 있는 적층 커패시터의 구조가 미국특허 제 5,880,925호, 일본 무심사 특허공개 제2-159008호, 일본 무심사 특허공개 제11-144996호, 및 일본 무심사 특허공개 제7-201651호에 제안되어 있다.
상술한 저 ESL화의 방법은 주로 적층 커패시터에서 유기된 자속의 상쇄에 의한 것이다. 자속을 상쇄하기 위하여, 적층 커패시터 내에 흐르는 전류의 방향은 다양화된다. 전류의 방향을 다양화하기 위하여, 커패시터 몸체의 외표면에 배치된 단자 전극들의 수는 각 외부단자 전극에 전기적으로 접속되는 단자 전극의 리드(leads)의 수가 증가되도록 증가된다. 동시에, 단자 전극들의 리드는 각각 다른 방향으로 정열된다.
하지만, 상술한 바와 같이 제안된 적층 커패시터의 저 ESL화의 효과는 충분하지 못하다.
예를 들면, 미국특허 제5,880,925호 일본 무심사 특허공개 제2-159008호는 내부 전극의 리드가 커패시터 몸체의 대향하는 측면으로 연장된 구조를 개시한다. 상술한 구조는 약 100pH의 저 ESL화를 실현한다고 추정된다.
상술한 일본 무심사 특허공개 제11-144996은 내부 전극의 리드가 커패시터 몸체의 네 측면으로 연장되어 있는 구조를 개시하고, 최상의 ESL 값을 40pH로 기재하고 있다.
상술한 일본 무심사 특허공개 제7-201651은 내부 전극의 리드가 커패시터 몸체의 상부 및 하부 주면까지 연장되어 있는 구조를 개시하고, 최상의 ESL 값을 50pH로 기재하고 있다.
상술한 이유 때문에, 종래에는, 적층 커패시터가 이용되는 MPU 칩용(전원선을 포함한다)의 고주파 회로에서, 예를 들어 10pH 이하의 ESL 값을 실현하기 위하여, 복수개의 커패시터들이 병렬로 접속된 상태로 배선기판에 실장해야 했다. 그 결과, 복수개의 적층 커패시터를 위해 요구되는 실장 면적이 증가하고, 고주파 회로에 포함된 전자 장치의 소형화를 방해한다.
상술한 문제를 극복하기 위하여, 본 발명은 매우 낮은 ESL 값을 포함한 개량된 적층 커패시터와, 상술한 매우 낮은 ESL의 적층 커패시터를 각각 포함한 배선기판 및 고주파 회로를 제공한다.
도 1은 본 발명의 제 1 구현예의 적층 커패시터를 도식적으로 보여주는 평면도이고;
도 2는 도 1의 적층 커패시터의 외관을 보여주는 사시도이며;
도 3a와 도 3b는 도 1의 적층 커패시터의 내부 구성을 보여주는 단면도이고, 여기에서 도 3a는 제 1 내부 전극이 연장된 단면을 보여주고, 도 3b는 제 2 내부 전극이 연장된 단면을 보여주며;
도 4는 도 3a와 3b에서 선 Ⅳ-Ⅳ를 따라 취한 도 1의 적층 커패시터의 단면도이며;
도 5는 본 발명의 제 2 구현예의 적층 커패시터의 단면도이고, 도 4에 대응하며;
도 6은 본 발명의 제 3 구현예의 적층 커패시터의 단면도이고, 도 4에 대응하며;
도 7은 도 1에 도시된 적층 커패시터와 비교하기 위한 제 1 비교예로서의 적층 커패시터를 도식적으로 보여주는 평면도이며;
도 8은 도 1에 도시된 적층 커패시터와 비교하기 위한 제 2 비교예로서의 적층 커패시터를 도식적으로 보여주는 평면도이며;
도 9는 본 발명의 제 4 구현예의 적층 커패시터를 도식적으로 보여주는 평면도이며;
도 10은 본 발명의 제 5 구현예의 적층 커패시터를 도식적으로 보여주는 평면도이며;
도 11은 본 발명의 제 6 구현예의 적층 커패시터를 도식적으로 보여주는 평면도이며;
도 12는 본 발명의 제 7 구현예의 적층 커패시터를 도식적으로 보여주는 평면도이며;
도 13은 본 발명의 제 8 구현예의 적층 커패시터를 도식적으로 보여주는 평면도이며;
도 14는 본 발명의 제 9 구현예의 적층 커패시터를 도식적으로 보여주는 평면도이며;
도 15는 본 발명의 제 10 구현예의 적층 커패시터를 도식적으로 보여주는 평면도이며;
도 16은 본 발명의 제 11 구현예의 적층 커패시터를 도식적으로 보여주는 평면도이며;
도 17은 본 발명의 구현예의 적층 커패시터를 디커플링 커패시터(decoupling capacitor)로서 이용한 마이크로프로세싱 유닛(microprocessing unit)의 구성을 도식적으로 보여주는 단면도이며;
도 18은 본 발명의 구현예의 적층 커패시터를 디커플링 커패시터(decoupling capacitor)로서 이용한 마이크로프로세싱 유닛(microprocessing unit)의 구성을 도식적으로 보여주는 단면도이고, 여기에서 마이크로프로세싱 유닛은 도 17에 도시된 마이크로프로세싱 유닛의 구성과 다른 구성을 포함하며;
도 19는 본 발명에 따른 마이크로프로세싱 유닛과 파워 서플라이(power supply)의 구성을 도식적으로 보여주는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
1, 1a, 1b, 22 ~ 29, 40, 59 적층 커패시터
2, 3 주면
4 ~ 7 측면
8 커패시터 본체
9 유전체층
10 제 1 내부전극
11 제 2 내부전극
12 제 1 측면단자전극
13 제 2 측면단자전극
14 제 1 주면단자전극
15 제 2 주면단자전극
16 제 1 비아홀 도체
17 제 2 비아홀 도체
18, 19 갭(gap)
31, 36, 58 MPU
32 파워 서플라이(power supply)
33, 39 MPU칩
35 디커플링 커패시터(decoupling capacitor)
38 배선 기판
45, 52 주면단자전극
46, 53 측면단자전극
본 발명의 구현예에 따른 적층 커패시터는 두 개의 대향하는 주면과 두 개의 대향하는 주면을 연결하는 네 개의 측면을 구비한 커패시터 몸체를 포함한다. 커패시터 몸체는 주면과과 평행하게 연장된 복수개의 유전체층 및 커패시터 유닛을 형성하도록 특정 유전체층을 사이에 두고 서로 마주하는 적어도 한쌍의 제 1 및 제 2 내부 전극들을 포함한다.
본 발명의 적층 커패시터는 종래 장치의 문제점을 극복하도록 구성된다. 보다 구체적으로, 커패시터 몸체의 적어도 한쪽 측면상에는 제 1 측면 단자 전극과 제 2 측면 단자 전극이 제공되고, 동시에 커패시터 몸체의 적어도 하나의 주면상에는 적어도 하나의 주면 단자 전극이 제공된다.
제 1 측면 단자 전극과 제 2 측면 단자 전극은 제 1 내부 전극 및 제 2 내부 전극과 각각 전기적으로 접속되고, 동시에 제 1 내부 전극과 제 2 내부 전극 중의 하나가 유전체층을 관통하는 비아홀 도체를 통해 주면 단자 전극과 전기적으로 접속된다.
제 1 측면 단자 전극과 제 2 측면 단자 전극은 두 개의 측면 각각에 제공되고, 보다 바람직하게는 네 개의 측면들 각각에 제공된다.
제 1 측면 단자 전극과 제 2 측면 단자 전극은 각 측면들상에 서로 인접하게 배치되고, 보다 바람직하게는 각 네 개의 측면들을 따라 서로 인접하게 배치된다.
주면 단자 전극은 두 개의 주면 중의 하나에 제공되거나 또는 두 개의 주면들 각각에 제공될 수 있다.
비아홀 도체는 비아홀 도체가 내부 전극에 접속되지 않고 전기적으로 절연된 상태에서 내부 전극을 관통하는 부분을 포함한다. 이러한 구성은 복수개의 내부 전극, 즉 제 1 및 제 2 내부 전극을 포함하는 경우에 실시된다.
주면 단자 전극은 제 1 내부 전극 및 제 2 내부 전극과 각각 전기적으로 접속된 제 1 주면 단자 전극과 제 2 주면 단자 전극을 포함한다. 상술한 경우에, 제 1 주면 단자 전극과 제 2 주면 단자 전극은 두 개의 주면 중의 하나에만 제공되거나 또는 두 개의 주면들 각각에 제공될 수 있다. 각 주면에서, 제 1 주면 단자 전극에 가장 근접하게 배치된 것은 제 2 주면 단자 전극이 되는 것이 바람직하고, 제 2 주면 단자 전극에 가장 근접하게 배치된 것은 제 1 주면 단자 전극이 되는 것이 바람직하다.
제 1 및 제 2 주면 단자 전극을 배치할 때에, 제 1 주면 단자 전극은 한쪽 주면상에 형성하고 동시에 제 2 주면 단자 전극은 다른쪽 주면상에 형성하는 것이 바람직하다.
비아홀 도체는 제 1 비아홀을 제 2 내부 전극과 전기적으로 분리시키고 제 1 내부 전극을 제 1 주면 단자 전극과 전기적으로 접속시키는 제 1 비아홀 도체, 및 제 2 비아홀을 제 1 내부 전극과 전기적으로 분리시키고 제 2 내부 전극을 제 2 주면 단자 전극과 전기적으로 접속시키는 제 2 비아홀 도체를 포함하는 것이 바람직하다.
측면 단자 전극은 두 개의 인접한 측면들에 걸쳐지는 전극을 포함할 수 있다.
보통 본 발명의 구현예에 따른 커패시터 몸체의 주면은 일반적으로 정방형인 것이 바람직하다.
본 발명의 구현예에 따른 적층 커패시터는 마이크로프로세싱 유닛 내의 마이크로프로세싱 유닛 칩의 전기 회로에 접속된 디커플링 커패시터로서 유용하다.
또한, 본 발명의 구현예에 따른 적층 커패시터는 배선 기판 내부 또는 표면에 실장될 수 있다. 본 발명의 구현예에 따른 상술한 배선 기판상에 마이크로프로세싱 유닛 칩이 실장될 수 있다.
적층 커패시터 상의 주면 단자 전극은 범프 접속 전극을 통해 배선 기판에 접속되는 것이 바람직하다. 적층 커패시터의 측면 단자 전극은 배선 기판에 접속될 수 있다.
또한, 본 발명의 다른 구현예는 본 발명의 여러 구현예의 적층 커패시터를 포함한 고주파 회로가 된다.
이하, 본 발명의 다른 특징과, 구성, 작용효과를 도면을 참조하여 상세하게 설명한다.
도 1 내지 도 4는 본 발명의 제 1 구현예에 따른 적층 커패시터 1을 보여준다. 도 1은 적층 커패시터 1의 단자 전극들의 배치를 보여주는 개략적인 평면도이다. 도 2는 적층 커패시터 1의 외관을 보여주는 사시도이다. 도 3a와 3b는 적층 커패시터 1의 내부 구조를 보여주는 단면도들이고, 적층 커패시터의 다른 단면들을도시한다. 도 4는 도 3a와 3b의 선 Ⅳ-Ⅳ을 따른 취한 적층 커패시터 1의 단면도이다.
적층 커패시터 1은 두개의 대향하는 주면들 2와 3, 및 주면들 2와 3과 연결된 네 개의 측면들 4, 5, 6 및 7을 구비한 커패시터 몸체 8을 포함한다. 본 구현예에서, 주면들 2와 3은 대략 사각형상이 바람직하다.
커패시터 몸체 8은 예를 들어 세라믹 유전체로 이루어지고 주면들 2와 3에 평행하게 뻗어 있는 복수개의 유전체층 9, 및 커패시터 유닛(unit)을 형성하도록 서로 대향하고 그 사이에 특유한 유전체 층 9가 삽입된 복수개의 제 1 내부전극 10과 복수개의 제 2 내부전극 11을 포함한다. 본 구현예에서, 제 1 및 제 2 내부 전극들 10과 11은 서로에 대하여 약 90도로 회전되어 있는 것을 제외하고는 서로 실질적으로 동일한 형상을 갖는다. 상술한 내부 전극 패턴으로서, 한 종류의 패턴만을 사용하는 것이 바람직하고, 이것은 커패시터의 제조를 용이하게 한다.
본 명세서에서, "커패시터 유닛"은 한 쌍의 내부 전극에 의해 커패시턴스를 생성하는 최소 단위를 말한다.
복수개의 제 1 및 제 2 측면 단자전극들 12와 13은 띠의 형태로 상술한 측면들 4 내지 7을 따라 연장되고 주면들 2와 3을 부분적으로 덮도록 더 연장된다.
보다 구체적으로, 세 측면 단자 전극들 모두는 각 측면들 4 내지 7에 제공되는 것이 바람직하다. 제 1 측면 단자 전극 12와 제 2 측면 단자 전극 13은 하나의 제 1 측면 단자 전극 12가 하나의 제 2 측면 단자 전극 13과 인접하도록 네 개의 측면들 4 내지 7을 따라 교대로 배치된다.
복수개의 제 1 및 제 2 주면 단자 전극들 14와 15는 대략 원형 부재로 커패시터 몸체 8의 한쪽 주면 2에 제공된다.
본 구현예에서, 제 1 주면 단자 전극 14에 가장 근접하게 배치된 원형 부재가 제 2 주면 단자 전극 15가 되고 제 2 주면 단자 전극 15에 가장 근접하게 배치된 원형 부재가 제 1 주면 단자 전극 14가 되도록, 두 개의 제 1 주면 단자 전극들 14와 두 개의 제 2 주면 단자 전극들 15는 주면 2에 제공되는 것이 바람직하다.
도 3a는 제 1 내부 전극 10이 뻗어 있는 단면을 보여주고, 도 3b는 제 2 내부 전극 11이 뻗어 있는 단면을 보여준다.
도 3a와 도 4를 참조하면, 제 1 내부 전극 10은 각 네 개의 측면들 4 내지 7까지 연장되고, 그 말단부에서 제 1 측면 단자 전극들 12와 전기적으로 접속된다.
도 3b와 도 4를 참조하면, 제 2 내부 전극 11은 각 네 개의 측면들 4 내지 7까지 연장되고, 그 말단부에서 제 2 측면 단자 전극들 13과 전기적으로 접속된다.
제 1 내부 전극들 10이 제 1 주면 단자 전극들 14와 전기적으로 접속하도록 특정 유전체 층들 9를 관통하는 제 1 비아홀 도체 16이 커패시터 몸체 8 내에 설치된다. 그리고 제 2 내부 전극들 11이 제 2 주면 단자 전극들 15와 전기적으로 접속하도록 특정 유전체 층들 9를 관통하는 제 2 비아홀 도체 17이 커패시터 몸체 8 내에 설치된다.
본 구현예에서 커패시턴스를 크게 하기 위하여, 복수개의 제 1 내부 전극들 10과 복수개의 제 2 내부 전극들 11이 유전체 층 9의 적층 방향에서 교대로 설치되고 각 전극들의 복수 쌍의 대응 부분들이 서로 대향하며, 이것으로 복수개의 커패시터 유닛을 형성한다. 복수개의 커패시터 유닛은 제 1 및 제 2 비아홀 도체들 16과 17을 통해 병렬로 접속된다.
상술한 구성에 의하면, 제 1 비아홀 도체 16은 제 2 내부 전극들 11을 관통하여 연장되고, 동시에 복수개의 제 1 내부 전극들 10을 전기적으로 접속시킨다. 제 2 비아홀 도체 17은 제 1 내부 전극들 10을 관통하여 연장되고, 동시에 복수개의 제 2 내부 전극들 11을 전기적으로 접속시킨다.
제 2 내부 전극 11은 제 1 비아홀 도체 16 주위의 갭 18을 포함하고, 이것에 의해 제 1 비아홀 도체 16은 제 2 내부 전극 11과 전기적으로 분리된다. 제 1 내부 전극 10은 제 2 비아홀 도체 17 주위의 갭 19를 포함하고, 이것에 의해 제 2 비아홀 도체 17은 제 1 내부 전극 10과 전기적으로 분리된다.
도 1은 상술한 구조의 적층 커패시터 1의 단자 전극 12 내지 15의 배치를 보여준다. 도 1을 참조하면, 측면 단자 전극들 12와 13은 대략 사각 형상으로 도시되어 있지만 다른 형상으로 형성될 수도 있다. 제 1 측면 단자 전극 12와 제 2 측면 단자 전극 13를 구분하기 위하여, 제 1 측면 단자 전극 12를 검정색으로 도시하였다. 제 1 주면 단자 전극 14와 제 2 주면 단자 전극 15는 대략 원형으로 도시되어 있지만 다른 형상으로 형성될 수도 있다. 제 1 주면 단자 전극 14와 제 2 주면 단자 전극 15를 구분하기 위하여, 제 1 주면 단자 전극 14를 검정색으로 도시하였다.
도 1에는 본 구현예에서 적층 커패시터 내에 흐르는 전류의 전형적인 예가 화살표로 도시되어 있다.
도 1을 참조하면, 전류는 다층 커패시터 1의 커패시터 몸체 8의 주면 2의 대략 중심부에서와 측면 4 내지 7 부근에서 다양한 방향으로 흐른다. 상술한 전류에 의해 생성된 자속은 효과적으로 상쇄되고, 따라서 자속의 발생이 조절되고, 전류 이동 경로의 길이가 짧아진다. 결과적으로, 적층 커패시터 1의 ESL 값은 매우 낮은 값으로 크게 감소된다.
적층 커패시터 1의 커패시터 몸체 8의 주면 2와 3이 대략 사각형이기 때문에, 제 1 및 제 2 측면 단자 전극들 12와 13, 및 주면 단자 전극들 14와 15는 균형있는 배치로 용이하게 설치되어 직사각형 커패시터 몸체에 비해 자속의 감쇄 효과를 향상시킨다. 이것은 또한 ESL 값을 감소시킨다.
도 5는 본 발명의 제 2 구현예를 보여주며, 제 1 구현예를 보여주는 도 4에 대응한다. 도 5를 참조하면, 도 4를 참조하여 설명한 것과 동일한 구성 요소는 동일한 참조 숫자로 나타내었고, 이러한 공통 구성요소의 설명은 이하에서 다시 설명하지 않는다.
도 5에 도시된 적층 커패시터 1a에서, 제 1 주면 단자 전극 14는 한쪽 주면 2에 배치되고 동시에 제 2 주면 단자 전극 15는 다른 주면 3에 배치된다.
도 6은 본 발명의 제 3 구현예를 보여주며, 제 1 구현예를 보여주는 도 4에 대응한다. 도 6을 참조하면, 도 4를 참조하여 설명한 것과 동일한 구성 요소는 동일한 참조 숫자로 나타내었고, 이러한 공통 구성요소에 관한 설명은 이하에서 반복하지 않는다.
도 6에 도시된 적층 커패시터 1b 에서, 제 1 주면 단자 전극 14와 제 2 단자 전극 15는 각 두 개의 주면 2와 3에 설치된다.
도 5에 도시된 적층 커패시터 1a와 도 6에 도시된 적층 커패시터 1b에서의 단자 전극 12 내지 15의 배치는 도 1에 도시된 적층 커패시터 1의 배치와 유사하게 도시할 수도 있다.
도 1 내지 도 4에 도시된 적층 커패시터 1에서 제 1 및 제 2 비아홀 도체들 16과 17을 통해 흐르는 전류의 방향은 도 4에 도시된 단면에 대향한다. 도 5에 도시된 적층 커패시터 1a와 도 6에 도시된 적층 커패시터 1b에서, 제 1 및 제 2 비아홀 도체들 16과 17을 통해 흐르는 전류의 방향을 동일하다. 이것으로부터, 도 1에 도시된 적층 커패시터 1이 ESL 값이 감소에 있어서 적층 커패시터 1a와 1b보다 더 우수하다는 것을 알 수 있다.
도 1 내지 도 4에 도시된 적층 커패시터의 ESL 감소 효과를 확인하기 위하여, 도 7에 도시된 비교예 1로서의 적층 커패시터 20과 도 8에 도시된 비교예 2로서의 적층 커패시터 21을 준비하였다. 도 7과 도 8은 도 1에서 적층 커패시터 1을 보여준 대로 적층 커패시터 20과 적층 커패시터 21을 각각 보여준다. 비교를 용이하게 하기 위하여, 동일한 구성 요소는 동일한 참조 부호로 나타내었다.
도 1에 도시된 적층 커패시터 1은, 여섯개의 제 1 측면 단자 전극 12와, 여섯개의 제 2 측면 단자 전극 13과, 두개의 제 1 주면 단자 전극 14, 및 두개의 제 2 주면 단자 전극 15를 포함하여 모두 열여섯개의 단자 전극들 12 내지 15를 포함한다. 도 7과 도 8에 각각 도시된 적층 커패시터 20과 21에서도, 열여섯개의 전극들 12 내지 15가 제공된다.
보다 구체적으로, 도 7에 도시된 적층 커패시터 20은 모두 열여섯개, 즉 여덟개의 제 1 측면 단자 전극들 12와 여덟개의 제 2 측면 단자 전극들 13을 포함한다. 도 8에 도시된 적층 커패시터 21은 모두 열여섯개, 즉 여덟개의 제 1 주면 단자 전극들 14와 여덟개의 제 2 주면 단자 전극들 15을 포함한다.
적층 커패시터 1, 20 및 21은 동일한 형상과 치수의 커패시터 몸체 8을 포함한다. 각 커패시터 몸체 8의 주면의 치수는 예를 들어 약 2.5㎜×약 2.5㎜가 바람직하다.
상술한 적층 커패시터들은 모두 열여섯개의 전극들과 동일한 형상과 치수의 커패시터 몸체 8을 공통적으로 포함한다. 상술한 적층 커패시터 1, 20, 및 21의 주파수 특성은 자체-공진 주파수(self-resonance frequencies)로부터 ESL을 결정하기 위해 네트워크 분석기(network analyzer)를 이용하여 측정되었다. 도 1에 도시된 적층 커패시터 1에서는 12pH의 ESL을 얻고, 도 7에 도시된 적층 커패시터 20에서는 16pH의 ESL을 얻었으며, 도 8에 도시된 적층 커패시터 21에서는 24pH의 ESL을 얻었다.
상술한 결과로부터, 단자 전극 12 내지 15의 총수를 동일하게 한 경우에, 제 1 및 제 2 측면 단자 전극들 12, 13과 제 1 및 제 2 주면 단자 전극들 14와 15를 형성하는 것이 제 1 및 제 2 측면 단자 전극 12 및 13만을 형성하거나 또는 제 1 및 제 2 주면 단자 전극들 14와 15만을 형성하는 것에 비해서 낮은 ESL 값을 제공할 수 있다는 것을 알 수 있다.
즉, 측면과 주면에 단자 전극을 설치함으로써, 효율적으로 자속의 발생을 억제하는 상호 작용이 발생하여, 측면에만 또는 주면에만 전극이 설치된 구성으로 성취할 수 없는 매우 낮은 ESL의 커패시터를 제공할 수 있다.
도 9 내지 도 16은 본 발명의 다른 구현예를 보여준다. 상술한 도면들은 구 1과 유사한 각 구현예를 보여준다. 도 9 내지 도 16을 참조하면, 도 1을 참조하여 설명한 것과 동일한 구성 요소는 동일한 참조 부호로 나타내었고, 이러한 공통 구성요소에 관한 설명은 이하에서 반복하지 않는다.
도 9에 도시된 적층 커패시터 22에서, 제 1 측면 단자 전극들 12 중의 두 개와 제 2 측면 단자 전극들 13 중의 두 개는 두 개의 인접한 측면들, 즉 인접한 측면들 4와 5, 5와 6, 6과 7, 및 7과 4에 각각 걸쳐있다.
도 9에 도시된 적층 커패시터 22에서는 도 1에 도시된 적층 커패시터 1 보다 더 낮은 ESL 값을 얻을 수 있다. 보다 구체적으로, 앞선 구현예의 것과 동일한 커패시터 몸체 8을 구비한 적층 커패시터 22를 테스트하여 8pH의 ESL을 얻을 수 있다는 것을 확인하였다.
도 9에 도시된 적층 커패시터 22에서, 도 6에 도시된 바와 같이, 제 1 주면 단자 전극 14와 제 2 주면 단자 전극 15를 두 개의 각 주면들 2와 3에 형성한 경우, ESL 값이 약간 높아지고, 12pH의 ESL 값을 나타내는 것을 확인하였다.
도 10에 도시된 적층 커패시터 23과, 도 11에 도시된 적층 커패시터 24와, 도 12에 도시된 적층 커패시터 25와, 도 13에 도시된 적층 커패시터 26, 및 도 14에 도시된 적층 커패시터 27은 모두 대략 직사각형의 주면들 2와 3을 구비한 커패시터 몸체 8을 포함한다.
상술한 적층 커패시터 23 내지 25는 주면들 2와 3의 긴쪽을 연결하는 한쪽측면 4에만 설치된 두 개의 제 1 측면 단자 전극들 12와 두 개의 제 2 측면 단자 전극들 13을 포함한다. 상술한 적층 커패시터 26과 27은 주면들 2와 3의 긴쪽을 연결하는 한쪽 측면 4에 설치된 두 개의 제 1 측면 단자 전극들 12와 두 개의 제 2 측면 단자 전극들 13, 및 측면 4에 대향하는 다른 측면 6에 설치된 두 개의 제 1 측면 단자 전극들 12와 두 개의 제 2 측면 단자 전극들 13을 포함한다.
상술한 적층 커패시터 23와 26은 하나의 주면 단자 전극 15를 각각 포함하고, 적층 커패시터 24와 27은 모두 합해서 세 개의 제 1 및 제 2 주면 단자 전극들 14와 15를 각각 포함하며, 적층 커패시터 25는 모두 합쳐서 여섯 개의 제 1 및 제 2 주면 단자 전극들 14와 15를 포함한다.
예를 들어, 치수가 약 3.2㎜ × 약 1.6㎜인 주면을 구비한 상술한 적층 커패시터 23 내지 27의 ESL 값들은 다음과 같이 결정된다.
상술한 적층 커패시터 23은 ESL이 152pH이고, 적층 커패시터 24는 ESL이 84pH이며, 적층 커패시터 25는 ESL이 67pH이었다. 주면 단자 전극 14 및 15의 수가 증가한 만큼, ESL 값은 더 작아진다. 주면 단자 전극이 형성되지 않은 적층 커패시터, 구체적으로, 제 2 주면 단자 전극 15를 포함하지 않은 적층 커패시터 23은 ESL가 212pH이었다.
적층 커패시터 26은 ESL이 75pH이고, 적층 커패시터 27은 ESL이 43pH이었다. 주면 단자 전극을 구비하지 않은 적층 커패시터, 구체적으로, 제 2 주면 단자 전극들 15를 구비하지 않은 적층 커패시터 26은 ESL이 102pH이었다.
적층 커패시터 26과 적층 커패시터 27의 비교는 제 1 및 제 2 주면 단자 전극들 14와 15의 수를 증가시킬수록 ESL 값을 더 작게 할 수 있다는 것을 보여준다.
적층 커패시터 23과 적층 커패시터 26의 비교, 또는 적층 커패시터 24와 적층 커패시터 27의 비교에 의하면, 제 1 및 제 2 측면 단자 전극들 12와 13의 수를 증가시키거나 또는 이들 측면 단자 전극 12 및 13이 설치된 측면 4 내지 7의 수를 증가시킴으로써도 ESL 값의 감소 효과가 있다는 것을 확인하였다.
도 15에 도시된 적층 커패시터 28은 각 네 개의 측면들 4 내지 7에 설치된 두 개의 제 1 측면 단자 전극들 12와 두 개의 제 2 측면 단자 전극들 13을 포함한 열여섯 개의 측면 단자 전극들 12와 13을 포함한다.
상술한 구현예에서, 제 1 및 제 2 측면 단자 전극들 12와 13의 수와 위치는 필요에 따라 수정될 수 있다. 유사하게, 제 1 및 제 2 주면 단자 전극들 14와 15의 수와 배치도 필요에 따라 수정될 수 있다.
도 16에 도시된 적층 커패시터 29는 본 발명의 범위 내에서 적층 커패시터가 측면 단자 전극과 주면 단자 전극의 접속에 요구하는 최소 갯수의 구성요소를 포함한다. 보다 구체적으로, 하나의 제 1 측면 단자 전극 12와 하나의 제 2 측면 단자 전극 13은 측면 4에 설치되고 동시에 하나의 제 2 주면 단자 전극 15는 한쪽 주면 2에 설치된다.
본 발명의 구현예의 적층 커패시터는 도 19에 도시된 MPU 31의 디커플링 커패시터 35로서 유용하다. 이하, 본 발명의 구현예의 적층 커패시터가 디커플링 커패시터로서 사용된 MPU들의 구조를 도 17과 도 18을 참조하여 설명한다.
도 17을 참조하면, MPU 36은 그 아래쪽 표면에 캐비티(cavity) 37이 형성된적층 배선 기판 38을 포함한다. MPU 칩 39는 배선 기판 38에 표면실장된다. 디커플링 커패시터로서 작용하는 상술한 본 발명의 구현예에 따른 적층 커패시터 40은 배선 기판 38의 캐비티 37 내에 수용된다. 배선 기판 38은 마더 보드(mother board) 41 위에 표면실장된다.
도식적으로 나타낸 바와 같이, MPU 36에 필요한 배선 도체가 배선 기판 38의 표면 또는 내부에 형성된다. 상술한 배선 도체에 의해, 도 19에 도시된 접속이 형성된다.
이하, 대표적인 접속에 관하여 설명한다. 전원측 전극 42와 접지측 전극 43은 배선 기판 38 내부에 형성된다.
전원측 전극 42는 적층 커패시터 40의 특정 주면 단자 전극 45 및 특정 측면 단자 전극 46과 비아홀 도체 44를 통해 전기적으로 접속되고, MPU 칩 39의 특정 단자 48과는 비아홀 도체 47을 통해 전기적으로 접속되며, 마더 보드 41의 포트측 도전 랜드(land) 50에 비아홀 도체 49를 통해 전기적으로 접속된다.
접지측 전극 43은 적층 커패시터 40의 특정 주면 단자 전극 52와 특정 측면 단자 전극 53과 비아홀 도체 51을 통해 전기적으로 접속되고, MPU 칩 39의 특정 단자 55와 비아홀 도체 54를 통해 전기적으로 접속되며, 마더 보드 41의 접지측 도전 랜드(land) 57과 비아홀 도체 56을 통해 전기적으로 접속된다.
도 17에 도시되어 있지는 않지만, 적층 커패시터 40의 주면 단자 전극들 45와 52는 범프를 통해 비아홀 도체들 44 및 51과 각각 접속된다.
도 19에 도시된 메모리 34에 해당하는 메모리는 도 17에 도시되지 않았다.
도 18에 도시된 MPU 58과 도 17에 도시된 MPU 36은 다수개의 구성요소를 공유한다. 동일한 구성요소는 동일한 참조 부호로 나타내었고, 이러한 동일 구성요소의 설명은 생략하였다.
도 17에 도시된 MPU 36에 포함된 적층 커패시터 40에서, 모든 주면 단자 전극들 45와 52는 도 4에 도시된 구현예의 경우와 동일하게 한쪽 주면 상에 설치된다. 도 18에 도시된 MPU 58에 포함된 적층 커패시터 59에서, 도 5에 도시된 구현예의 경우와 동일하게, 주면 단자 전극들 45는 한쪽 주면에만 형성되고 동시에 주면 단자 전극 52는 다른쪽 주면에 형성된다.
상술한 배치에 의하면, 주면 단자 전극들 45는 전원측 전극 42와 비아홀 도체 44를 통해 전기적으로 접속되고, 동시에 주면 단자 전극들 52는 마더 보드 41의 접지측 도체 랜드와 전기적으로 직접 접속된다.
상술한 적층 커패시터 59의 주면 단자 전극 45와 52는 범프에 의해 접속된다. 상술한 범프들은 도 18에 도시되지 않았다.
도 19에 도시된 메모리 34에 해당하는 메모리가 도 18에 도시되어 있지 않다.
이상과 같이, 본 발명에 따른 적층 커패시터에 의하면, 커패시터 몸체의 적어도 한 개의 측면상에 제 1 및 제 2 측면 단자 전극이 형성되고, 커패시터 몸체의 적어도 한쪽 주면상에 적어도 한 개의 주면 단자 전극이 형성되며, 제 1 및 제 2 측면 단자 전극에는, 각각 유전체층을 사이에 두고 대향하는 제 1 및 제 2 내부전극의 각 말단부가 전기적으로 접속되고, 주면 단자 전극에는 제 1 및 제 2 내부 전극 중의 어느 한쪽이 유전체층을 관통하는 비아홀 도체를 통해 전기적으로 접속되어 있기 때문에, 이 커패시터 내에 흐르는 전류를 다양한 방향으로 향하게 하여 자속을 효과적으로 상쇄할 수 있고 동시에 전류장을 짧게 할 수 있으며, 따라서 ESL을 작게 할 수 있다.
상술한 구성에 의하면, 적층 커패시터의 공진 주파수를 고주파화할 수 있고, 적층 커패시터가 커패시터로서 기능하는 주파수 대역이 높아진다. 본 발명에 따른 적층 커패시터에 의하면, 전자 회로의 고주파화에 충분하게 대응할 수 있으며, 예를 들면, 고주파 회로에 있어서 바이패스 커패시터 또는 디커플링 커패시터로서 유용하게 이용할 수 있다.
또한, MPU 칩 등과 조합되어 사용되는 디커플링 커패시터에 있어서, 퀵 파워 서플라이(quick power supply)로서의 기능이 요구되지만, 본 발명의 구현예에 따른 적층 커패시터는 ESL이 낮기 때문에, 상술한 용도에서도 고속 동작에 충분하게 대응할 수 있다.
또한, 적층 커패시터를 배선 기판상에 탑재하는 경우, 본 발명의 구현예에 따른 적층 커패시터 상의 주면 단자 전극은 범프에 의해 용이하게 접속된다. 예를 들면, MPU 칩과 같은 반도체 칩에서는 동작 주파수가 고주파화함에 따라서 범프 접속을 많이 사용하는 경향이 있다. 주면 단자 전극의 용도는 이러한 범프 접속의 경향에 적합하다. 게다가, 상술한 범프 접속은 고밀도 실장을 가능하게 하고, 접속에 있어서 인덕턴스 성분의 발생을 억제할 수 있다.
본 발명의 상술한 각 구현예에 있어서, 본 발명의 특징은 자속의 상쇄를 향상시키고, 전류장(lengths of the current-carrying paths)을 보다 짧게 하여, ESL값을 효과적으로 크게 감소시킨 것이다.
본 발명의 구현예에서는 종래의 적층 커패시터의 구조와 비교하여 구성적이고 기능적인 차이를 포함한다. 예를 들면, 제 1 및 제 2 측면 단자 전극이 형성된 측면의 수를 두 개 또는 네 개로 증가시켰다. 또한, 제 1 측면 단자 전극과 제 2 측면 단자 전극은 각 측면상에서 서로 인접하게 교대로 배열된다. 게다가, 제 1 측면 단자 전극과 제 2 측면 단자 전극을 각 네 개의 측면을 따라 서로 인접하게 교대로 배열함으로써, 한층 저(low) ESL화에 효과적이다. 또한, 주면 단자 전극으로서 제 1 및 제 2 주면 단자 전극은 제 1 및 제 2 내부 전극과 각각 전기적으로 접속된다. 이때, 제 1 및 제 2 주면 단자 전극들이 한쪽 주면에만 형성되면, 한층 저 ESL화를 도모할 수 있다. 또한, 주면 단자 전극으로서 제 1 및 제 2 주면 단자 전극들이 각 주면상에 형성한 경우에, 각 주면상에서 제 1 주면 단자 전극에 가장 근접한 것이 제 2 주면 단자 전극이 되고, 제 2 주면 단자 전극에 가장 근접한 것이 제 1 주면 단자 전극이 되도록 배치된다. 또한, 측면 단자 전극들 중의 일부는 두 개의 인접한 측면들에 걸쳐진다. 또한, 커패시터 몸체의 주면은 실질적으로 정방형이다.
상술한 설명은 본 발명의 구현예를 예시한 것이다. 본 발명의 범위를 벗어나지 않고도 당업자에 의해 본 발명의 다양한 변화와 변형이 가능하다. 따라서, 본 발명은 특허청구범위 내에서 가능한 모든 변화와 변형을 포함한다.

Claims (33)

  1. 두 개의 대향하는 주면들과 상기 두 개의 대향하는 주면들을 연결하는 네 개의 측면들을 포함한 커패시터 몸체;
    상기 주면들과 실질적으로 평행하게 연장되도록 상기 커패시터 몸체 내에 배치된 복수개의 유전체층들;
    상기 커패시터 몸체 내에 배치되고 상기 유전체층들 중의 하나를 사이에 두고 서로 대향하는 적어도 한 쌍의 제 1 및 제 2 내부 전극들;
    상기 커패시터 몸체의 적어도 하나의 측면상에 배치된 제 1 측면 단자 전극과 제 2 측면 단자 전극; 및
    상기 커패시터 몸체의 적어도 하나의 주면상에 제공된 적어도 하나의 주면 단자 전극을 포함하는 적층 커패시터로서,
    상기 제 1 내부 전극과 제 2 내부 전극은 그것들의 각 말단부에서 상기 제 1 측면 단자 전극 및 제 2 측면 단자 전극과 각각 전기적으로 접속되고,
    상기 제 1 내부 전극과 제 2 내부 전극 중의 하나는 상기 유전체층을 관통하는 비아홀 도체를 통해 상기 주면 단자 전극과 전기적으로 접속됨을 특징으로 하는 적층 커패시터.
  2. 제 1항에 있어서, 상기 제 1 측면 단자 전극과 상기 제 2 측면 단자 전극은 두 개의 측면들 각각에 배치됨을 특징으로 하는 적층 커패시터.
  3. 제 1항에 있어서, 상기 제 1 측면 단자 전극과 상기 제 2 측면 단자 전극은 네 개의 측면들 각각에 배치됨을 특징으로 하는 적층 커패시터.
  4. 제 1항에 있어서, 상기 제 1 측면 단자 전극과 상기 제 2 측면 단자 전극은 측면들 각각에 서로 인접하게 배열됨을 특징으로 하는 적층 커패시터.
  5. 제 4항에 있어서, 상기 제 1 측면 단자 전극과 상기 제 2 측면 단자 전극은 네 개의 측면들을 포함한 커패시터 몸체의 주변부를 따라 각각 인접하게 배치됨을 특징으로 하는 적층 커패시터.
  6. 제 1항에 있어서, 상기 주면 단자 전극은 상기 두 개의 주면들 각각에 제공됨을 특징으로 하는 적층 커패시터.
  7. 제 1항에 있어서, 상기 비아홀 도체는 비아홀 도체가 상기 내부 전극과 접속되지 않고 내부 전극으로부터 전기적으로 분리되도록 상기 내부 전극을 관통하는 부분을 포함함을 특징으로 하는 적층 커패시터.
  8. 제 1항에 있어서, 상기 주면 단자 전극은 상기 제 1 내부 전극 및 제 2 내부 전극과 각각 전기적으로 접속되는 제 1 주면 단자 전극과 제 2 주면 단자 전극을포함함을 특징으로 하는 적층 커패시터.
  9. 제 8항에 있어서, 상기 제 1 주면 단자 전극과 제 2 주면 단자 전극은 한쪽 주면에만 제공됨을 특징으로 하는 적층 커패시터.
  10. 제 8항에 있어서, 상기 제 1 주면 단자 전극과 제 2 주면 단자 전극은 상기 두 개의 주면들 각각에 제공됨을 특징으로 하는 적층 커패시터.
  11. 제 9항에 있어서, 상기 주면들 각각에서, 상기 제 1 주면 단자 전극에 가장 근접하게 배치된 것은 상기 제 2 주면 단자 전극이고, 상기 제 2 주면 단자 전극에 가장 근접하게 배치된 것은 상기 제 1 주면 단자 전극임을 특징으로 하는 적층 커패시터.
  12. 제 8항에 있어서, 상기 제 1 주면 단자 전극은 한쪽 주면상에 배치되고 상기 제 2 주면 단자 전극은 다른쪽 주면상에 배치됨을 특징으로 하는 적층 커패시터.
  13. 제 8항에 있어서, 상기 비아홀 도체는, 제 1 비아홀이 상기 제 2 내부 전극과 전기적으로 분리되도록 하면서 상기 제 1 내부 전극과 상기 제 1 주면 단자 전극을 전기적으로 접속시키는 제 1 비아홀 도체, 및 제 2 비아홀이 상기 제 1 내부 전극과 전기적으로 분리되도록 하면서 상기 제 2 내부 전극과 상기 제 2 주면 단자 전극을 전기적으로 접속시키는 제 2 비아홀 도체를 포함함을 특징으로 하는 적층 커패시터.
  14. 제 1항에 있어서, 상기 측면 단자 전극들은 두 개의 인접한 측면들에 걸쳐지는 전극을 포함함을 특징으로 하는 적층 커패시터.
  15. 제 1항에 있어서, 상기 주면은 실질적으로 정방형임을 특징으로 하는 적층 커패시터.
  16. 제 1항에 있어서, 상기 적층 커패시터는 마이크로프로세싱 유닛 (microprocessing unit) 내의 마이크로프로세싱 유닛 칩의 디커플링 커패시터 (decoupling capacitor)를 형성하도록 배치됨을 특징으로 하는 적층 커패시터.
  17. 제 1항에 따른 적층 커패시터가 탑재됨을 특징으로 하는 배선 기판.
  18. 제 17항에 있어서, 마이크로프로세싱 유닛 칩이 탑재됨을 특징으로 하는 배선 기판.
  19. 제 1항에 따른 적층 커패시터를 포함함을 특징으로 하는 고주파 회로.
  20. 두 개의 대향하는 주면들과 상기 두 개의 대향하는 주면들을 연결하는 네 개의 측면들을 포함한 커패시터 몸체와;
    상기 주면들과 실질적으로 평행하게 연장되도록 상기 커패시터 몸체 내에 배치된 복수개의 유전체층들과;
    상기 네 개의 측면들의 각각에 교대로 배치된 복수개의 제 1 및 제 2 극성 단자 전극들; 및
    상기 두 개의 주면들 중의 적어도 하나 위에 제공된 적어도 하나의 제 1 극성 단자 전극과 적어도 하나의 제 2 극성 단자 전극을 포함함을 특징으로 하는 적층 커패시터.
  21. 제 20항에 있어서, 상기 네 개의 측면들 위에 제공된 상기 제 1 및 제 2 극성 단자 전극들의 총수는 적어도 세 개임을 특징으로 적층 커패시터.
  22. 제 20항에 있어서, 상기 네 개의 측면들 위에 제공된 상기 제 1 및 제 2 극성 단자 전극들의 총수는 적어도 네 개임을 특징으로 적층 커패시터.
  23. 제 20항에 있어서, 상기 제 1 극성 단자 전극들 중의 하나는 네 개의 측면들을 포함한 커패시터 몸체의 주변부를 따라 상기 제 2 극성 단자 전극들 중의 하나에 인접하게 형성됨을 특징으로 하는 적층 커패시터.
  24. 제 20항에 있어서, 상기 제 1 극성 단자 전극들 중의 적어도 두 개와 상기제 2 극성 단자 전극들 중의 적어도 두 개는 상기 두 개의 대향하는 주면들 중의 적어도 하나 위에 제공됨을 특징으로 하는 적층 커패시터.
  25. 제 24항에 있어서, 상기 제 1 극성 단자 전극들 중의 적어도 두 개와 상기 제 2 극성 단자 전극들 중의 적어도 두 개는, 상기 제 1 극성 단자 전극들 중의 하나가 상기 두 개의 대향하는 주면들 중의 적어도 하나를 따라 상기 제 2 극성 단자 전극들 중의 하나에 인접하게 형성되도록, 교대로 배치됨을 특징으로 하는 적층 커패시터.
  26. 제 20항에 있어서, 상기 적층 커패시터는, 상기 커패시터 몸체 내에 배치되고 상기 유전체층들 중의 하나를 사이에 두고 서로 대향하며 상기 제 1 및 제 2 극성 단자 전극들과 각각 전기적으로 접속된 적어도 한 쌍의 제 1 및 제 2 내부 전극들을 더 포함함을 특징으로 하는 적층 커패시터.
  27. 제 20항에 있어서, 적어도 하나의 제 1 극성 단자 전극과 적어도 하나의 제 2 극성 단자 전극은 상기 두 개의 대향하는 주면들 각각에 제공됨을 특징으로 하는 적층 커패시터.
  28. 제 20항에 있어서, 상기 제 1 및 제 2 극성 단자 전극들 중의 적어도 하나는 두 개의 인접한 측면들에 걸쳐짐을 특징으로 하는 적층 커패시터.
  29. 제 20항에 있어서, 상기 커패시터 몸체는 실질적으로 정방형임을 특징으로 하는 적층 커패시터.
  30. 제 20항에 있어서, 상기 적층 커패시터는 마이크로프로세싱 유닛 내의 마이크로프로세싱 유닛 칩의 디커플링 커패시터를 형성하도록 배치됨을 특징으로 하는 적층 커패시터.
  31. 제 20항에 따른 적층 커패시터가 탑재됨을 특징으로 하는 배선 기판.
  32. 제 31항에 있어서, 마이크로프로세싱 유닛 칩이 탑재됨을 특징으로 하는 배선 기판.
  33. 제 20항에 따른 적층 커패시터를 포함함을 특징으로 하는 고주파 회로.
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