KR100887108B1

KR100887108B1 - 저ｅｓｌ을 갖는 제어된 ｅｓｒ 적층형 칩 커패시터의구현방법

Info

Publication number: KR100887108B1
Application number: KR1020070058596A
Authority: KR
Inventors: 이병화; 위성권; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2007-06-14
Filing date: 2007-06-14
Publication date: 2009-03-04
Also published as: US20080310078A1; US8117584B2; KR20080110180A

Abstract

본 발명에 따른 제어된 ESR을 갖는 적층형 칩 커패시터의 구현방법은, 제1 및 제2 극성(+ 및 - 극성)의 내부 전극이 유전체층을 사이에 두고 교대로 배치되고 상하로 연속 배치된 2개 이상의 내부 전극을 1개 블록으로 하여 그 블록이 반복 적층되는 적층형 칩 커패시터에 있어서, 상기 블록 내에서 상호 대면하여 인접 배치된 2개의 내부 전극의 총 리드 개수의 평균값을 정하는 단계와; 상기 블록 내에 있는 각각의 내부 전극의 리드수를 결정하는 단계와; 상기 블록 내의 상기 리드수가 결정된 각 내부 전극에 대하여, 상호 대면하여 인접 배치된 제1 극성 및 제2 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 각 내부 전극의 리드들의 위치를 결정하는 단계;를 포함한다.

적층형 칩 커패시터, 등가직렬 저항, 등가직렬 인덕턴스

Description

저ＥＳＬ을 갖는 제어된 ＥＳＲ 적층형 칩 커패시터의 구현방법{Method for achieving controlled ESR Multilayer Chip Capacitor having low ESL}

도 1a는 종래의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이고, 도 1b는 도 1a의 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 2는 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 일례를 나타낸 평면도이다.

도 3은 도 2의 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 4는 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 다른 예를 나타낸 평면도이다.

도 5 내지 10은 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 여러가지 예들을 나타낸 평면도이다.

도 11a 및 도 11b는 본 발명에 적용될 수 있는 외부 전극의 단면 구조를 나타낸 도면들이다.

도 12 내지 도 58은 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 예들을 나타낸 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 적층형 칩 커패시터 120: 커패시터 본체

131~138: 외부 전극 1000: 유전체층

1010, 1020, 1030, 1040, 1050, 1060, 1070: 내부 전극

1010a, 1020a, 1020b, 1030a, 1040a,1040b, 1050a, 1060a, 1060b, 1070a: 리드

본 발명은 적층형 칩 커패시터의 구현 방법에 관한 것으로, 특히 낮은 등가직렬 인덕턴스(ESL; Equivalent Serial Inductance)와 함께 높은 범위까지 조절가능한 등가직렬 저항(ESR; Equivalent Serial Resistance)을 갖는 적층형 칩 커패시터를 구현하는 방법에 관한 것이다.

LSI의 전원 회로 내의 용량성 부품으로 적층형 칩 커패시터(multilayer chip capacitor)가 사용되고 있다. 특히 적층형 칩 커패시터는 마이크로 프로세서의 파워 분배 네트워크(Power Distribution Network: PDN)에서 파워 전달 특성을 향상시키기 위한 디커플링 커패시터(decoupling capacitor)로 널리 사용되고 있다. 전원 회로를 안정화시키기 위해서, 디커플링용 적층형 칩 커패시터는 보다 낮은 ESL 값을 가져야한다. 이러한 요구는 마이크로 프로세서가 점차 고속화되면서 더욱 증가되고 있고, ESL를 감소시키기 위한 많은 연구가 이루어져 왔다.

PDN에 있어서서 더 안정적인 파워 전달 특성을 구현하기 위하여, 디커플링 커패시터에 요구되는 또다른 점은, 조절가능한 ESR 특성을 가져야 한다는 점이다. 즉, PDN에 사용되는 디커플링 커패시터는 PDN 설계자가 필요에 따라 선택가능하도록 다양한 ESR 특성을 가져야 한다. 만일 요구되는 수준 이하의 ESR을 갖는 적층형 칩 커패시터를 디커플링 커패시터로 사용되는 경우에는, 커패시터의 ESL과 마이크로 프로세서 패키지의 플레인 커패시턴스(plane capacitance)로 인하여 발생하는 병렬 공진주파수에서의 임피던스 피크가 높아지고 커패시터의 직렬 공진주파수에서의 임피던스는 지나치게 낮아진다. 이에 따라 낮은 ESR로 인해 PDN을 안정적으로 설계하는 것이 어렵게 된다.

ESL의 감소를 위해, 미국특허 제5,880,925호는, 서로 다른 극성을 갖는 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열(interdigitated arrangement)로 배치시키는 방안을 제안하고 있다. 도 1a는 이러한 종래 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이며, 도 1b는 도 1a의 적층형 칩 커패시터(10)의 외형을 나타내는 시시도이다.

도 1a를 참조하면, 유전체층(11a, 11b) 상에는 내부 전극(14)이 형성되어 있다. 유전체층(11a, 11b)이 반복하여 교대로 적층됨으로써 커패시터 본체(20)가 형성된다. 내부 전극(14)은 서로 다른 극성을 갖는 제1 내부 전극(12)과 제2 내부 전극(13)으로 구분된다. 제1 내부 전극(12)과 제2 내부 전극(13)은 하나의 블록을 이 루고 이 블록이 계속 반복하여 적층된다. 각각의 내부 전극(12, 13)은 리드(16, 17)를 통해 외부 전극(31, 32)에 연결된다(도 1b 참조). 제1 내부 전극(12)의 리드(16)는 제2 내부 전극(13)의 리드(17)와 인접하여 깍지낀 배열로 배치되어 있다. 인접한 리드에 공급되는 전압의 극성이 다르기 때문에, 외부 전극으로부터 흐르는 고주파 전류에 의해 발생된 자속이 인접한 리드 사이에서 상쇄되고 이에 따라 ESL이 감소된다.

도 1a에 도시된 바와 같이, 각각의 내부 전극(12 또는 13)은 4개의 리드(16 또는 17)을 가진다. 상기 4개의 리드에서 발생하는 저항은 서로 병렬로 연결되므로, 커패시터 전체의 저항은 매우 낮아지게 된다. 그 결과 커패시터의 ESR은 너무 작아지게 된다. ESR이 너무 작으면, 타겟 임피던스를 만족시키기 어렵고 전원 회로의 불안정성을 초래한다.

ESR이 너무 낮아지는 것을 방지하기 위해, 미국특허 제6,441,459호는 하나의 내부 전극에 하나의 리드만을 사용하는 방안을 제안하고 있다. 그러나, 상기 미국특허에 따르면, 상하로(적층 방향으로) 인접한 일부 내부 전극에 흐르는 전류의 방향이 동일하게 된다. 이에 따라, 상기 인접한 일부 내부 전극들 사이에서는 자속이 상쇄되지 못한다. 그 결과 ESL이 커지게 되는 문제가 발생한다. 또한, 단지 하나의 리드만을 사용하는 방법으로는, PDN 설계자의 필요에 따라 선택할 수 있는 다양한 ESR에 대한 요구를 충족시켜주지 못한다.

상술한 바와 같이 PDN에 사용되는, 특히 고주파 디커플링을 위해 사용되는 다단자 적층형 칩 커패시터는, 전원회로의 안정화를 위해 매우 낮은 ESL을 가져야 함과 동시에 높은 범위까지 조절가능한 ESR을 가져야 한다. 대표적인 고속 마이크로 프로세서의 하나인 컴퓨터 CPU에 사용되는 디커플링 커패시터는 수 Ω까지의 ESR이 요구되고 있으며 이러한 높은 범위까지의 ESR의 구현이 용이하지 않다.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 다단자 적층형 칩 커패시터에 있어서, 낮은 ESL과 함께 PDN 설계자가 필요에 따라 선택가능하도록 다양하게 제어된 ESR을 구현하는 방법을 제공하는 것이다.

상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 제어된 ESR을 갖는 적층형 칩 커패시터의 구현방법은,

제1 및 제2 극성(+ 및 - 극성)의 내부 전극이 유전체층을 사이에 두고 교대로 배치되고 상하로 연속 배치된 2개 이상의 내부 전극을 1개 블록으로 하여 그 블록이 반복 적층되는 적층형 칩 커패시터에 있어서, 상기 블록 내에서 상호 대면하여 인접 배치된 2개의 내부 전극의 총 리드 개수의 평균값을 정하는 단계와;

상기 블록 내에 있는 각각의 내부 전극의 리드수를 결정하는 단계와;

상기 블록 내의 상기 리드수가 결정된 각 내부 전극에 대하여, 상호 대면하 여 인접 배치된 제1 극성 및 제2 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 각 내부 전극의 리드들의 위치를 결정하는 단계;를 포함한다.

본 발명의 실시형태에 따르면, 상기 적층형 칩 커패시터는 상기 블록과 다른 추가 블록을 더 갖되, 상기 적층형 칩 커패시터 구현방법은

상기 추가 블록 내에서 상호 대면하여 인접 배치되고 서로 다른 극성을 갖는 2개의 내부 전극의 총 리드 개수의 평균값을 정하는 단계와;

상기 추가 블록 내에 있는 각각의 내부 전극의 리드수를 결정하는 단계와;

상기 추가 블록 내의 상기 리드수가 결정된 각 내부 전극에 대하여, 상호 대면하여 인접 배치된 서로 다른 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 각 내부 전극의 리드들의 위치를 결정하는 단계;를 더 포함할 수 있다.

본 발명의 실시형태에 따르면, 상기 적층형 칩 커패시터는, 리드를 통해 내부 전극과 연결되는 외부 전극을 적어도 6개 이상 가질 수 있다. 특히 상기 적층형 칩 커패시터는 마주보는 2개 측면 각각에 4개씩의 외부 전극을 갖는 8단자 적층형 칩 커패시터일 수 있다.

상기 적층형 칩 커패시터는, 상호로 연속 배치된 4개의 내부 전극이 하나의 블록을 이루고 그 블록이 반복하여 적층될 수 있다. 이 경우, 상기 하나의 블록 내에는 총 3가지 전극 패턴이 포함될 수 있다.

다른 실시형태에 따르면, 상기 적층형 칩 커패시터는, 상호로 연속 배치된 6개의 내부 전극이 하나의 블록을 이루고 그 블록이 반복하여 적층될 수 있다. 이 경우, 상기 하나의 블록 내에는 총 4가지 또는 6가지 전극 패턴이 포함될 수 있다.

또다른 실시형태에 따르면, 상기 적층형 칩 커패시터는, 상호로 연속 배치된 8개의 내부 전극이 하나의 블록을 이루고 그 블록이 반복하여 적층될 수 있다. 이 경우, 상기 하나의 블록 내에 포함된 전극 패턴들은, 총 4 내지 8가지 중 어느 하나일 수 있다.

또다른 실시형태에 따르면, 상기 적층형 칩 커패시터는, 상호로 연속 배치된 12개의 내부 전극이 하나의 블록을 이루고 그 블록이 반복하여 적층될 수 있다. 이 경우, 상기 하나의 블록 내에는 총 7가지 전극 패턴이 포함될 수 있다.

본 발명의 실시형태에 따르면, 상기 적층형 칩 커패시터의 외부 전극에 사용될 특정 도전율의 저항체를 선택하는 단계를 더 포함할 수 있다. 바람직하게는, 상기 저항체는 상기 내부 전극과 접촉하는 상기 외부 전극의 내층부로 사용된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

본 발명의 실시형태에서는, 높은 수준까지 다양한 범위의 ESR을 구현하기 위하여, ESR에 큰 영향을 미치는 각 내부 전극의 리드수를 조절한다. 또한 ESL 값을 가능한 한 억제하기 위하여, 상호 대면하여 인접배치된 이종 극성의 내부 전극의 리드는 가능하면 가장 인접하게 배치한다.

이와 같이 리드수와 리드의 위치를 조절함으로써, ESR을 높은 수준까지 비교적 정밀하게 효과적으로 조절할 수 있으며, 리드수의 감소로 인해 필연적으로 초래되는 ESL의 증가를 가능한 한 억제할 수 있다.

제1 극성(+ 및 - 극성 중 하나)의 내부 전극의 리드수와 제2 극성(+ 및 - 극성 중 다른 하나)의 내부 전극의 리드수에 따른 상호 인접배치된 2개 내부 전극의 총 리드 개수는, 예컨대 아래 표에 나타난 바와 같이 여러가지로 결정될 수 있다.

제1극성 내부전극의 리드수 ＼ 제2 극성 내부전극의 리드수	1	2	3	4
1	2	3	4	5
2	3	4	5	6
3	4	5	6	7
4	5	6	7	8

상기 표 1에서 제1행 및 제1열의 숫자들(1, 2, 3, 4)는 제1 극성의 내부 전극의 리드수 및 제2 극성의 리드수를 나타낸다. 상호 인접한 서로 다른 극성의 내부 전극의 리드수의 조합에 따라 상호 인접한 2개 내부 전극의 총 리드 개수(2, 3, 4, 5, 6, 7, 8)가 정해진다.

만약 상호 인접한 2개 내부 전극의 총 리드 개수가, 하나의 블록 내에서 일정하지 않다면 그 평균값을 고려한다. 상호 인접 배치된 2개의 내부 전극의 총 리드 개수가 증가할수록 적층형 칩 커패시터의 ESR은 낮아지게 된다. 이는 상기 총 리드 개수가 증가할수록, 내부 전극의 메인 전극 플레이트에 병렬로 연결되는 저항(리드로 인해 발생하는 병렬 연결된 저항)의 개수가 늘어나기 때문이다.

예를 들어 도 2를 참조하면, 커패시터 본체 내에서, 상하로 연속배치된 12개의 내부 전극이 하나의 블록을 이루고 이 블록이 반복하여 적층될 수 있다. 도 2에 도시된 바와 같이, (+) 내부 전극(1010, 1030, 1050, 1070)은 각각 단 1개의 리드(1010a, 1030a, 1050a, 1070a)를 구비하고, (-) 내부 전극(1020, 1040, 1060)은 각각 2개의 리드(1020a, 1020b; 1040a, 1040b; 1060a, 1060b)를 구비한다. 따라서, 상호 인접한 2개 내부 전극의 총 리드 개수(평균)는 "3"이 된다. '상하로 인접한 2개 내부 전극'의 총 리드 개수가 3이면, 종래의 총 리드 개수가 8개인 경우(도 1a 참조)에 비하여 ESR은 상당히 높아지게 된다. 이와 같이 상하로 인접한 2개 내부 전극의 총 리드 개수의 조절을 통해, 높은 수준까지 다양한 범위로 ESR의 조정이 가능하게 된다. 특히, 「제1 극성 또는 제2 극성 내부 전극이 2개 이상의 리드를 구비하고 '상하로 인접한 2개의 내부 전극'의 총 리드 개수가 총 외부 전극의 개수보다 작은」 조건을 만족하도록 각 내부 전극의 리드 개수를 조절 할 수 있다. 이러한 조건 내에서 각 내부 전극의 리드 개수를 조절함으로써, 과도하게 낮은 ESR과 너무 높은 ESL을 방지하는 데에 도움을 줄 수 있다.

또한 ESL 증가를 억제하고 가능한 한 ESL을 낮추기 위해서, 도 2에 도시된 바와 같이, 상하로 인접한 이종 극성의 내부 전극의 리드(예컨대, 1010a와 1020a)를 가능하면 가장 인접하게 배치하여, 전류 경로(current path)의 길이를 작게 한다. 이러한 총 리드 개수 조절 및 리드 위치 조절에 의해, 저ESL 및 제어된 ESR 구현이 용이하게 된다.

도 2를 참조하여, 저ESL 및 제어된 ESR의 구현 방법을 예를 들어 설명하면 아래와 같다.

우선 12개의 연속 배치된 내부 전극을 1개 블록으로 정하여 이 블록이 커패시터 본체 내에서 연속하여 적층되는 다단자 커패시터를 상정한다. 그 후, ESR에 영향을 미치는 인자인 '상호 대면하여 인접배치된 (+) 내부 전극 1개와 (-) 내부 전극 1개의 총 리드 개수'를 3으로 정한다(이 개수 '3'은 종래(도 1a 참조)의 개수 '8'에 비하여 작으므로 ESR의 증대 효과를 얻을 수 있음).

이와 같이 총 리드 개수가 3으로 정해지면, 이제 총 개수 3에 해당하는 각 내부 전극의 리드수를 정한다. 예를 들어 도 2에 도시된 바와 같이 (+) 내부 전극(1010, 1030, 1050, 1070)의 리드수는 1로, (-) 내부 전극(1020, 1040, 1060)의 리드수는 2로 정할 수 있다.

이와 같이 각 내부 전극의 리드수가 정해지면, 그 정해진 리드수에 해당하는 각 내부 전극의 리드(들)의 위치를 결정하되, ESL의 증가 요인을 억제하기 위해, 이종 극성의 리드가 가능한 한 인접하게 배치되도록 리드들의 위치를 결정한다. 예를 들어, 각 리드들(1010a, 1020a, 1020b, 1030a, 1040a, 1040b, 1050a, 1060a, 1060b, 1070a)의 위치를 도 2에 도시된 바와 같이 정할 수 있다. 도 2에 도시된 바와 같은 내부 전극 구조에 의하여, 1개 블록에 총 12개의 내부 전극이 총 7가지 전극 패턴을 나타내면서 연속 배치된다. 이와 같이 구현된 적층형 칩 커패시터는 낮은 ESL을 나타내면서도 충분한 값으로 조절된 ESR을 나타낼 수 있다.

도 3은 도 2와 같이 결정된 내부 전극 구조를 갖는 적층형 칩 커패시터(100)의 외형을 나타내는 사시도이다. 커패시터 본체(120) 내에는 유전체층을 사이에 두고 각 내부 전극(1010~1070)이 적층되어 있으며, 내부 전극의 리드들은 대응하는 외부 전극(131~108)에 연결되어 8단자 적층형 칩 커패시터를 이룬다.

도 4는 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 다른 예를 나타낸 평면도이다. 도 4의 실시형태에서는, 커패시터 본체 내에 2가지의 서로 다른 블록이 존재한다. 즉, 블록a이외에도 추가적인 블록b가 커패시터 본체 내에 반복하여 적층되어 있으며, 블록a의 반복 적층체(A)와 블록b의 반복 적층체(B)는 또한 서로 상하로 배치되어 있다.

도 4의 내부 전극 구조를 구현하기 위해, 연속 배치된 6개의 내부 전극들(2010, 2020, 2030, 2040)로 구성된 블록a에 대하여 '상하로 인접 배치된 2개의 내부 전극'의 총 리드 개수(1+1=2)를 정하고, 각 내부 전극의 리드수를 결정한다. 즉 (+) 내부 전극(2010, 2030)은 각각 1개씩 리드를 갖고, (-) 내부 전극(2020, 2040)도 각각 1개씩 리드를 갖는다. 그리고 나서, 각 내부 전극의 리드들의 위치를 결정하되, 상하로 인접한 내부 전극의 리드가 가능한 한 서로 인접하도록 리드들의 위치를 결정한다. 도 4의 실시형태에 따르면, 블록a 내의 연속 배치된 6개의 내부 전극들은 4가지의 서로 다른 전극 패턴(2010~2040의 패턴)을 나타내며 내부 전극(2020, 2030)의 전극 패턴은 블록a 내에서 2번 나타난다.

마찬가지로, 연속 배치된 6개의 내부 전극들(2050, 2060, 2070, 2080)로 구성된 블록b에 대하여, '상하로 인접 배치된 2개의 내부 전극'의 총 리드 개수(1+1=2)를 정하고, 각 내부 전극의 리드수를 결정한다. 즉 (+) 내부 전극(2050, 2070)은 각각 1개씩 리드를 갖고, (-) 내부 전극(2060, 2080)도 각각 1개씩 리드를 갖는다. 그리고 나서, 각 내부 전극의 리드들의 위치를 결정하되, 상하로 인접한 내부 전극의 리드가 가능한 한 서로 인접하도록 리드들의 위치를 결정한다. 도 4의 실시형태에 따르면, 블록b 내의 연속 배치된 6개의 내부 전극들은 4가지의 서로 다른 전극 패턴(2050~2080의 패턴)을 나타내며 내부 전극(2060, 2070)의 전극 패턴은 블록b 내에서 2번 나타난다.

도 4의 실시형태에 따르면, 상하로 인접한 2개 내부 전극의 총 리드 개수가 2개이므로 종래의 총 리드 개수 8개인 경우에 비하여 충분히 높은 ESR을 나타낸다. 뿐만 아니라, 상하로 인접한 이종 극성의 내부 전극의 리드들을 각 적층체(A, B) 내에서 가능한 한 상호 인접하게 배치함으로써 낮은 ESL을 구현할 수 있다. 도 4의 내부 전극 구조에 따르면, 다른 조건(커패시터 사이즈, 적층수, 사용된 세라믹 유전체 및 전극 물질 등)이 동일할 경우, 도 2의 내부 전극 구조에 비하여 ESR이 다소 높게 나타날 것이다. 이는 도 2에서는 상하로 인접한 2개 내부 전극의 총 리드 개수가 3이지만, 도 4에서는 그 총 리드 개수가 단지 2이기 때문이다(총 리드수가 감소할수록 ESR은 증가함).

도 2 및 도 4의 실시형태에서는 상호 대면하여 인접한 이종 극성의 2개 내부 전극의 총 리드 개수가 한 블록 내에서 일정하지만, 본 발명이 이에 한정되는 것은 아니다. 즉, 상하로 인접한 2개 내부 전극의 총 리드 개수가 한 블록 내에서 다르게 나타날 수도 있으며, 이 경우 ESR에 영향을 미치는 인자로서 총 리드 개수의 평균값을 고려할 수 있다.

제1 및 제2 극성 내부 전극의 리드수에 따른 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은, 그 총 리드 개수가 한 블록 내에서 일정하지 않은 경우를 포함하여, 예컨대 아래 표 2에 나타난 바와 같이 여러가지로 결정될 수 있다. 표 1 및 2에서 알 수 있는 바와 같이, 아래 표 2에 나타난 총 리드 개수의 평균값의 예들은, 위에서 언급한 표 1에 나타난 예들을 포함한다(따라서, 표 2는 표 1보다 더 포괄적임).

제1극성 내부전극 리드수 ＼ 제2극성내부전극리드수		1	1	1	1	2	2	2	2	3	3	3	3	4	4	4	4
제1극성 내부전극 리드수 ＼ 제2극성내부전극리드수		1	2	3	4	1	2	3	4	1	2	3	4	1	2	3	4
1	1	2	2.5	3	3.5	2.5	3	3.5	4	3	3.5	4	4.5	3.5	4	4.5	5
1	2	2.5	3	3.5	4	3	3.5	4	4.5	3.5	4	4.5	5	4	4.5	5	5.5
1	3	3	3.5	4	4.5	3.5	4	4.5	5	4	4.5	5	5.5	4.5	5	5.5	6
1	4	3.5	4	4.5	5	4	4.5	5	5.5	4.5	5	5.5	6	5	5.5	6	6.5
2	1	2.5	3	3.5	4	3	3.5	4	4.5	3.5	4	4.5	5	4	4.5	5	5.5
2	2	3	3.5	4	4.5	3.5	4	4.5	5	4	4.5	5	5.5	4.5	5	5.5	6
2	3	3.5	4	4.5	5	4	4.5	5	5.5	4.5	5	5.5	6	5	5.5	6	6.5
2	4	4	4.5	5	5.5	4.5	5	5.5	6	5	5.5	6	6.5	5.5	6	6.5	7
3	1	3	3.5	4	4.5	3.5	4	4.5	5	4	4.5	5	5.5	4.5	5	5.5	6
3	2	3.5	4	4.5	5	4	4.5	5	5.5	4.5	5	5.5	6	5	5.5	6	6.5
3	3	4	4.5	5	5.5	4.5	5	5.5	6	5	5.5	6	6.5	5.5	6	6.5	7
3	4	4.5	5	5.5	6	5	5.5	4.5	6.5	5.5	6	6.5	7	6	6.5	7	7.5
4	1	3.5	4	4.5	5	4	4.5	5	5.5	4.5	5	5.5	6	5	5.5	6	6.5
4	2	4	4.5	5	5.5	4.5	5	5.5	6	5	5.5	6	6.5	5.5	6	6.5	7
4	3	4.5	5	5.5	6	5	5.5	6	6.5	5.5	6	6.5	7	6	6.5	7	7.5
4	4	5	5.5	6	6.5	5.5	6	6.5	7	6	6.5	7	7.5	6.5	7	7.5	8

상기 표 2에서, 제1 행 및 제2 행의 숫자들은 제1 극성의 내부 전극의 리드수를 나타내는 것으로서, 예컨대, 제1 및 2행 숫자들중 맨 좌측열에 해당하는 (1, 1)은 "한 블록 내에 제1 극성 내부 전극의 리드가 모두 1인 경우"를 의미하고, 좌측에서 두번째 열에 해당하는 (1, 2)는 "한 블록 내에 1개의 리드를 갖는 제1 극성 내부 전극과 2개의 리드를 갖는 제1 극성 내부 전극이 각 1개씩(보다 넓게는 같은 개수 비율로) 존재한다"는 것을 의미한다. 마찬가지로, 제1 열 및 제2 열의 숫자들은 제2 극성의 내부 전극의 리드 수를 나타낸다.

예를 들어, 제1 및 2열 숫자들 중 맨 위에서 2번째 행(1, 2)과 제1 및 2행 숫자들중 좌측에서 2번째 열(1, 2)에 해당하는 내부 전극 구조는, 한 블록 내에 1개의 리드를 갖는 제1 극성 내부 전극, 2개의 리드를 갖는 제1 극성 내부 전극, 1개의 리드를 갖는 제2 극성 내부 전극, 2개의 리드를 갖는 제2 극성 내부 전극이 각각 같은 개수로 배치되어 있는 구조에 해당한다. 상기 2번째 행(1, 2)와 2번째 열(1, 2)에 해당하는 총 리드 개수의 평균(상하로 인접한 2개 내부 전극의 총 리드 개수의 평균)은 (1+2)/2 + (1+2)/2 = 3이 된다. 이와 같이 상호 인접한 이종 극성의 내부 전극의 리드수의 조합에 따라 상호 인접한 2개 내부 전극의 총 리드 개수의 평균이 정해진다.

상술한 표 1 및 표 2 이외에도, 상호 인접한 2개 내부 전극의 총 리드수의 평균값을 다양하게 결정할 수 있다. 예를 들어, 한 블록 내에 제1 또는 제2 극성 내부 전극의 리드수는 3가지 이상으로 존재할 수도 있다.

도 5는 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 또다른 예를 나타낸 평면도이다. 도 5의 내부 전극 구조에서는, 각 극성의 내부 전극의 리드수는 한 블록 내에서 일정하지 않고, 적층 방향에 따라 1과 2의 값을 교대로 취한다. 예를 들어 2개의 리드를 갖는 (+) 내부 전극(3010, 3050)과 1개의 리드를 갖는 (+) 내부 전극(3030, 3070)이 적층 방향을 따라 교대로 배치될 수 있다. 이 경우, (+) 내부 전극의 리드수의 평균은 (1+2)/2 = 1.5가 된다. 마찬가지로, (-) 내부 전극(3020, 3040, 3060, 3080)의 리드수도 1과 2의 값을 교대로 취하며, (-) 내부 전극의 리드수의 평균은 (1+2)/2 = 1.5가 된다. 따라서, 상호 인접한 이종 극성의 2개 내부 전극의 총 리드 개수의 평균은 1.5+1.5 = 3이 된다.

도 5의 내부 전극 구조를 구현하기 위해, 8개의 연속 배치된 내부 전극을 1개 블록으로 정하여 이 블록이 반복 적층된 다단자 커패시터를 상정한다. 그리고 나서, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균값을 3으로 정한다. 그리고 나서, 상기 총 리드 개수의 평균값 3에 해당하는 각 내부 전극의 리드수를 정한다. 총 리드 개수의 평균값이 3이 되도록 각 내부 전극의 리드수를 정하는 방법은 다양하게 있을 수 있다. 이러한 다양한 방법 중에서, 예를 들어 도 5에 도시된 바와 같이, (+) 내부 전극(3010, 3050)의 리드수는 2로 정하고, (+) 내부 전극(3030, 3070)의 리드수는 1로 정할 수 있다. 또한 (-) 내부 전극(3020, 3060)의 리드수는 1로 정하고, (-) 내부 전극(3040, 3080)의 리드수는 2로 정할 수 있다.

이와 같이 각 내부 전극의 리드수가 정해지면, 각 내부 전극의 리드(들)의 위치를 결정하되, ESL 증가 요인을 억제하기 위해, 이종 극성의 내부 전극의 리드가 가능한 한 인접하게 배치되도록 리드들의 위치를 결정한다. 예를 들어, 각 리드들(3010a, 3010b, 3020a, 3030a, 3040a, 3040b, 3050a, 3050b, 3060a, 3070a, 3080a, 3080b)의 위치를 도 5에 도시된 바와 같이 정할 수 있다. 도 3의 내부 전극 구조에 의하여, 1개 블록에 총 8개의 내부 전극이 총 8가지 전극 패턴을 나타내면서 연속 배치된다. 이와 같이 구현된 적층형 칩 커패시터는 저ESL 및 제어된 ESR을 나타낼 수 있다.

도 6은 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 또다른 예를 나타낸 평면도이다. 도 6의 내부 전극 구조에서도, 각 극성의 내부 전극의 리드수는 한 블록 내에서 일정하지 않고, 적층 방향을 따라 1과 2의 값을 교대로 취한다.

도 6의 내부 전극 구조를 구현하기 위해, 8개의 연속 배치된 내부 전극을 1개 블록으로 정하여 이 블록이 반복 적층된 다단자 커패시터를 상정한다. 그리고 나서, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균값을 3으로 정한다. 그리고 나서, 총 리드 개수의 평균값 3에 해당하는 각 내부 전극의 리드수를 정하되, 그 일례로서 적층 방향을 따라 각 내부 전극의 리드수가 2, 2, 1, 1, 2, 2, 1, 1이 되도록 정한다. 즉, 도 6에 도시된 바와 같이 (+) 내부 전극(4010)은 2개, (-) 내부 전극(4020)은 2개, (+) 내부 전극(4030)은 1개, (-) 내부 전극(4040)은 1개, (+) 내부 전극(4050)은 2개, (-) 내부 전극(4060)은 2개, (+) 내부 전극(4070)은 1개, (-) 내부 전극(4080)은 1개의 리드를 갖는 것으로 정한다.

이와 같이 각 내부 전극의 리드수가 정해지면(즉, 각 내부 전극의 리드수를 적층 방향에 따라 나열한 '순열(본 실시예에서는, 2, 2, 1, 1, 2, 2, 1, 1)'이 정해지면), 각 내부 전극의 리드(들)의 위치를 결정한다. 리드 위치 결정시, ESL 요인을 억제하기 위해, 이종 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 리드들(4010a, 4010b, 4020a, 4020b, 4030a, 4040a, 4050a, 4050b, 4060a, 4060b, 4070a, 4080a)의 위치를 결정한다. 이러한 리드 위치 결정의 일례가 도 6에 도시된 것이다.

도 7은 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 또다른 예를 나타내는 평면도이다. 도 7의 내부 전극 구조를 구현하기 위해, 8개의 연속 배치된 내부 전극을 1개 블록으로 정하여 이 블록이 반복 적층된 다단자 커패시터를 상정한다. 그리고 나서, 상하로 인접한 2개의 내부 내부 전극의 총 리드 개수의 평균값을 3으로 정한다. 그리고 나서, 총 리드 개수의 평균값 3에 해당하는 각 내부 전극의 리드수를 정하되, 그 일례로서 적층 방향을 따라 각 내부 전극의 리드수가 1, 1, 1, 3, 1, 1, 1, 3이 되도록 정한다. 즉, 도 7에 도시된 바와 같이 (+) 내부 전극(5010)은 1개, (-) 내부 전극(5020)은 1개, (+) 내부 전극(5030)은 1개, (-) 내부 전극(5040)은 3개, (+) 내부 전극(5050)은 1개, (-) 내부 전극(5060)은 1개, (+) 내부 전극(5070)은 1개, (-) 내부 전극(5080)은 3개의 리드를 갖는 것으로 정한다. 이와 같이 각 내부 전극의 리드수를 정함으로써, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 (1+1+1+3+1+1+1+3)/4 = 3이 된다.

각 내부 전극의 리드수가 정해지면, 각 내부 전극의 리드(들)의 위치를 결정하되, 상하로 인접한 이종 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 리드들(5010a, 5020a, 5030a, 5040a, 5040b, 5040c, 5050a, 5060a, 5070a, 5080a, 5080b, 5080c)의 위치를 결정한다. 이러한 리드 위치 결정의 일례가 도 7에 도시되어 있다.

도 8은 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 또다른 예를 나타내는 평면도이다. 도 8의 내부 전극 구조를 구현하기 위해, 6개의 연속 배치된 내부 전극을 1개 블록으로 정하여 이 블록이 반복 적층된 다단자 커패시터를 상정한다. 그리고 나서, 상하로 인접한 2개의 내부 내부 전극의 총 리드 개수의 평균값을 4로 정한다. 그리고 나서, 총 리드 개수의 평균값 4에 해당하는 각 내부 전극의 리드수를 정하되, 그 일례로서 적층 방향을 따라 각 내부 전극의 리드수가 2, 2, 2, 2, 2, 2, 2, 2가 되도록 정한다. 즉, 도 8에 도시된 바와 같이 각각의 내부 전극(6010~6060)은 리드를 2개씩 갖는 것으로 정해질 수 있다.

각 내부 전극의 리드수가 정해지면, 각 내부 전극의 리드(들)의 위치를 결정하되, 상하로 인접한 이종 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 리드들(6010a, 6010b, 6020a, 6020b, 6030a, 6030b, 6040a, 6040b, 6050a, 6050b, 6060a, 6060b) 의 위치를 결정한다. 이러한 리드 위치 결정의 일례가 도 8에 도시되어 있다. 도 8의 내부 전극 구조에 의하여, 1개 블록에 총 6개의 내부 전극이 총 6가지 전극 패턴을 나타내면서 연속 배치된다.

도 9는 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 또다른 예를 나타내는 평면도이다. 도 9의 내부 전극 구조를 구현하기 위해, 12개의 연속 배치된 내부 전극을 1개 블록으로 정하여 이 블록이 반복 적층된 다단자 커패시터를 상정한다. 그리고 나서, 상하로 인접한 2개의 내부 내부 전극의 총 리드 개수의 평균값을 4로 정한다. 그리고 나서, 총 리드 개수의 평균값 4에 해당하는 각 내부 전극의 리드수를 정하되, 그 일례로서 적층 방향을 따라 각 내부 전극의 리드수가 1, 3, 1, 3, 1, 3, 1, 3, 1, 3, 1, 3이 되도록 정한다. 즉, 도 9에 도시된 바와 같이, (+) 내부 전극(7010, 7030, 7050, 7070)은 1개의 리드를 갖고 (-) 내부 전극(7020, 7040, 7060)은 3개의 리드를 갖도록 각 내부 전극의 리드수를 정한다.

각 내부 전극의 리드수가 정해지면, 각 내부 전극의 리드(들)의 위치를 결정하되, 상하로 인접한 이종 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 리드들(7010a, 7020a, 7020b, 7020c, 7030a, 7040a, 7040b, 7040c, 7050a, 7060a, 7060b, 7060c, 7070a) 의 위치를 결정한다. 이러한 리드 위치 결정의 일례가 도 9에 도시되어 있다. 도 9의 내부 전극 구조에 의하여, 1개 블록에 12개의 내부 전극이 총 7가지 전극 패턴을 나타내면서 연속 배치된다.

도 10은 본 발명의 방법에 따라 구현된 적층형 칩 커패시터의 내부 전극 구조의 또다른 예를 나타내는 평면도이다. 도 10의 내부 전극 구조를 구현하기 위해, 8개의 연속 배치된 내부 전극을 1개 블록으로 정하여 이 블록이 반복 적층된 다단자 커패시터를 상정한다. 그리고 나서, 상하로 인접한 2개의 내부 내부 전극의 총 리드 개수의 평균값을 4로 정한다. 그리고 나서, 총 리드 개수의 평균값 4에 해당하는 각 내부 전극의 리드수를 정하되, 그 일례로서 적층 방향을 따라 각 내부 전극의 리드수가 1, 1, 2, 4, 1, 1, 2, 4가 되도록 정한다. 즉, 도 10에 도시된 바와 같이, (+) 내부 전극(8010, 8050)은 1개의 리드를 갖고, (+) 내부 전극(8030)은 2개의 리드를 갖고, (-) 내부 전극(8020a, 8060a)는 1개의 리드를 갖고, (-) 내부 전극(8040)은 4개의 리드를 갖는다. 이와 같이 각 내부 전극의 리드수를 정함으로써, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 (1+1+2+4+1+1+2+4)/4 = 4가 된다.

각 내부 전극의 리드수가 정해지면, 각 내부 전극의 리드(들)의 위치를 결정하되, 상하로 인접한 이종 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 리드들(8010a, 8020a, 8030a, 8030b, 8040a, 8040b, 8040c, 8040d, 8050a, 8060a)의 위치를 결정한다. 이러한 리드 위치 결정의 일례가 도 10에 도시되어 있다. 도 10의 내부 전극 구조에 의하여, 1개 블록에 8개의 내부 전극이 총 6가지 전극 패턴을 나타내면서 연속 배치된다. 상술한 도 4 내지 도 10의 실시형태는 도 3에 도시된 바와 같은 8단자 커패시터의 외형을 구비할 수 있다.

도 6 내지 도 10의 실시형태에 따르면, 전술한 실시형태와 마찬가지로, 상호 대면하여 인접한 2개의 내부 전극의 총 리드 개수의 평균값을 조절함으로써, 충분히 높은 범위까지 ESR을 용이하게 제어할 수 있게 된다. 또한 상호 대면하여 인접한 내부 전극의 리드를 가장 인접하게 배치함으로써, 리드들 간의 전류 경로를 짧게 할 수 있고 이에 따라 ESL의 감소 효과를 얻을 수 있다.

'상호 대면하여 인접한 2개의 내부 전극의 총 리드 개수의 평균값'과 함께, 외부 전극에 형성되는 저항층 또는 저항체를 이용하여 ESR을 보다 넓은 범위에서 제어할 수 있다. 즉, 전술한 실시형태에서의 저 ESL 및 제어된 ESR 구현 방법에 더하여, 외부 전극에 사용될 특정 도전율의 저항체를 선택하고(이 저항체는 외부 전극의 도금층보다 더 낮은 도전율을 가짐), 이 선택된 저항체를 외부 전극 물질 또는 외부 전극의 일부층의 물질로 사용할 수 있다. ESR 조절을 위해 저항체를 사용한 외부 전극 구성의 예들이 도 11a 및 도 11b에 도시되어 있다. 도 11a 및 도 11b에서는 편의상 커패시터 본체(120)의 내부 구조는 그 도시를 생략하였다.

도 3과 도 11a를 참조하면, 커패시터 본체(120)의 대향하는 2개 측면에 외부 전극(131~138)이 형성되어 있는데, 외부 전극(131~138)은 상대적으로 높은 저항율(낮은 도전율)을 갖는 저항체로 된 내층부(150: 저항층)와 저항층 상에 형성된 도금층(155)을 포함한다. 이와 같이 적절한 도전율의 저항체 물질을 선택하여 이를 외부 전극의 저항층으로 사용하면, 커패시터의 ESR을 보다 넓은 범위에서 제어할 수 있게 된다. 특히 상기 저항층(150)이 내부 전극과 직접 접촉하는 (외부 전극의) 내층부로 사용될 경우 효과적이다. 이는, 외부 전극으로부터 내부 전극으로 전류가 흐르기 위해서는 외부 전극과 접촉하는 내층부를 통과하여야 하기 때문이다. 내층부의 저항체를 통과하는 전류량의 비율이 높을수록 저항체에 의한 ESR의 증대 효과는 높아질 것이다. 다른 예로서, 도 11b와 같이 저항층(150)은 Cu 등으로 된 내층(151)과 최외곽의 도금층(155) 사이에 개재될 수도 있다.

예를 들어, 외부 전극용 저항체들의 선택에 의해 커패시터의 ESR을 30mΩ, 100mΩ, 500mΩ, 1Ω으로 만들 수 있고, ESR을 보다 정밀하게 제어하기 위해서(예컨대, 20mΩ 이하의 단위로 ESR을 제어하기 위해), 상술한 실시형태들에서 언급한 바와 같이 '인접한 2개 내부 전극의 총 리드 개수의 평균값'을 조절할 수 있다.

이와 같이 제어된 ESR을 넓은 범위에서 라인-업(line-up) 함으로써, 커패시터 사용자(특히, 파워 분배 네트워크(PDN) 설계자)는 다양한 ESR 범위에서 원하는 ESR 특성의 커패시터를 필요에 따라 용이하게 선택할 수 있게 된다. 본 발명의 장점들 중 하나는, 사용자 선택형 ESR 특성(User-Selectable ESR)을 PDN 설계자에게 효과적으로 제공할 수 있다는 것이다.

본 발명에 따라 구현될 수 있는 내부 전극 구조는 전술한 실시형태에 한정되는 것이 아니라, '상호 대면하여 인접한 2개 내부 전극의 총 리드 개수의 평균값'과 구체적인 각 내부 전극의 리드수 및 리드 위치에 따라 다양하게 제공될 수 있다. 본 발명의 실시형태들에 따라 구현되는 내부 전극 구조는, 정해진 각 내부 전극의 리드수에서 가능한한 낮은 ESL을 갖도록 하는 리드 배치(전극 패턴 형상)을 갖는다.

도 12 내지 도 58은 본 발명의 저ESL 및 제어된 ESR 커패시터 구현 방법에 따라 구현된 커패시터의 다양한 내부 전극 구조들을 나타낸다. 도 12 내지 58에서, 편의상 내부 전극의 전극 패턴을 구별하기 위해 숫자(내부 전극에 표시된 숫자)를 표기하였으며, 각 도면은 1개의 블록만을 도시하였다.

예를 들어, 도 12의 내부 전극 구조를 참조하면, 8개의 연속 배치된 내부 전극이 1개의 블록을 이루고 이 블록이 반복 적층된다. 상기 8개의 내부 전극은 총 7가지 전극 패턴(1, 2, 3, 4, 5, 6, 7)을 갖고, 각 전극 패턴이 1개의 블록 내에서 1, 2, 3, 4, 5, 6, 7, 4의 순서로 배치된다. 도 12에 도시된 바와 같이, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 (1+2+1+4+1+2+1+4)/4 = 4이고, 상하로 인접한 내부 전극의 리드는, 정해진 리드수에서 가장 인접하게 배치된다. 도 13 및 14에서도, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 4이다.

도 15 내지 도 23에서는, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 5이다. 도 15을 참조하면, 8개의 내부 전극이 연속 배치되어 1개의 블록을 이룬다. 이 블록 내에는 총 5가지 전극 패턴(1, 2, 3, 4, 5)이 포함되어 있다.

또한, 도 22를 참조하면, 8개의 내부 전극이 연속 배치되어 1개의 블록을 이룬다. 이 블록 내에는 총 4가지 전극 패턴(1, 2, 3, 4)이 포함되어 있다.

도 24 내지 도 30에서는, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 6이다. 도 24를 참조하면, 6개의 내부 전극이 연속 배치되어 1개의 블록을 이룬다. 이 블록 내에는 총 4가지 전극 패턴(1, 2, 3, 4)이 포함되어 있다.

또한 도 25를 참조하면, 4개의 내부 전극이 연속 배치되어 1개의 블록을 이룬다. 이 블록 내에는 총 3가지 전극 패턴(1, 2, 3)이 포함되어 있다.

도 31 내지 도 33에서는, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 7이다. 도 34에서는, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 2.5이다. 도 35 내지 도 39에서는, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 3.5이다. 도 40 내지 도 46에서는, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 4.5이다. 도 47 내지 도 53에서는, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 5.5이다. 도 54 내지 도 57에서는, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 6.5이다. 도 58에서는, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균은 7.5이다.

상술한 바와 같이, 상하로 인접한 2개 내부 전극의 총 리드 개수의 평균을 조절하여 정함으로써 ESR을 효과적으로 제어할 수 있고, 정해진 리드수에서 이종 극성의 리드간 거리를 가능하면 작게함으로써 저ESL을 구현할 수 있게 된다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

이상 설명한 바와 같이 본 발명에 따르면, 커패시터의 ESR을 높은 범위까지 용이하게 조절가능하고 낮은 ESL을 구현할 수 있다. 이에 따라, PDN 설계자에게 사용자 선택형 ESR 특성을 제공하도록 넓은 범위에서 ESR을 라인-업을 할 수 있고, 전원회로의 안정화에 기여할 수 있게 된다.

Claims

삭제
제1 및 제2 극성(+ 및 - 극성)의 내부 전극이 유전체층을 사이에 두고 교대로 배치되고 상하로 연속 배치된 2개 이상의 내부 전극을 1개 블록으로 하여 그 블록이 반복 적층되는 적층형 칩 커패시터에 있어서, 상기 블록 내에서 상호 대면하여 인접 배치된 2개의 내부 전극의 총 리드 개수의 평균값을 정하는 단계;

상기 블록 내에 있는 각각의 내부 전극의 리드수를 결정하는 단계; 및

상기 블록 내의 상기 리드수가 결정된 각 내부 전극에 대하여, 상호 대면하여 인접 배치된 제1 극성 및 제2 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 각 내부 전극의 리드들의 위치를 결정하는 단계;

를 포함하고,

상기 적층형 칩 커패시터는 상기 블록과 다른 추가 블록을 더 갖되,

상기 추가 블록 내에서 상호 대면하여 인접 배치되고 서로 다른 극성을 갖는 2개의 내부 전극의 총 리드 개수의 평균값을 정하는 단계;

상기 추가 블록 내에 있는 각각의 내부 전극의 리드수를 결정하는 단계; 및

상기 추가 블록 내의 상기 리드수가 결정된 각 내부 전극에 대하여, 상호 대면하여 인접 배치된 서로 다른 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 각 내부 전극의 리드들의 위치를 결정하는 단계;를 더 포함하는 것을 특징으로 하는 제어된 ESR을 갖는 적층형 칩 커패시터의 구현방법.
삭제
삭제
삭제
제1 및 제2 극성(+ 및 - 극성)의 내부 전극이 유전체층을 사이에 두고 교대로 배치되고 상하로 연속 배치된 2개 이상의 내부 전극을 1개 블록으로 하여 그 블록이 반복 적층되는 적층형 칩 커패시터에 있어서, 상기 블록 내에서 상호 대면하여 인접 배치된 2개의 내부 전극의 총 리드 개수의 평균값을 정하는 단계;

상기 블록 내에 있는 각각의 내부 전극의 리드수를 결정하는 단계; 및

상기 블록 내의 상기 리드수가 결정된 각 내부 전극에 대하여, 상호 대면하여 인접 배치된 제1 극성 및 제2 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 각 내부 전극의 리드들의 위치를 결정하는 단계;

를 포함하고,

상기 적층형 칩 커패시터는, 상호로 연속 배치된 4개의 내부 전극이 하나의 블록을 이루고 그 블록이 반복하여 적층되고,

상기 하나의 블록 내에는 총 3가지 전극 패턴이 포함되는 것을 특징으로 하는 제어된 ESR을 갖는 적층형 칩 커패시터의 구현방법.
삭제
제1 및 제2 극성(+ 및 - 극성)의 내부 전극이 유전체층을 사이에 두고 교대로 배치되고 상하로 연속 배치된 2개 이상의 내부 전극을 1개 블록으로 하여 그 블록이 반복 적층되는 적층형 칩 커패시터에 있어서, 상기 블록 내에서 상호 대면하여 인접 배치된 2개의 내부 전극의 총 리드 개수의 평균값을 정하는 단계;

상기 블록 내에 있는 각각의 내부 전극의 리드수를 결정하는 단계; 및

상기 블록 내의 상기 리드수가 결정된 각 내부 전극에 대하여, 상호 대면하여 인접 배치된 제1 극성 및 제2 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 각 내부 전극의 리드들의 위치를 결정하는 단계;

를 포함하고,

상기 적층형 칩 커패시터는, 상호로 연속 배치된 6개의 내부 전극이 하나의 블록을 이루고 그 블록이 반복하여 적층되고,

상기 하나의 블록 내에는 총 4가지 또는 6가지 전극 패턴이 포함되는 것을 특징으로 하는 제어된 ESR을 갖는 적층형 칩 커패시터의 구현방법.
삭제
제1 및 제2 극성(+ 및 - 극성)의 내부 전극이 유전체층을 사이에 두고 교대로 배치되고 상하로 연속 배치된 2개 이상의 내부 전극을 1개 블록으로 하여 그 블록이 반복 적층되는 적층형 칩 커패시터에 있어서, 상기 블록 내에서 상호 대면하여 인접 배치된 2개의 내부 전극의 총 리드 개수의 평균값을 정하는 단계;

상기 블록 내에 있는 각각의 내부 전극의 리드수를 결정하는 단계; 및

상기 블록 내의 상기 리드수가 결정된 각 내부 전극에 대하여, 상호 대면하여 인접 배치된 제1 극성 및 제2 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 각 내부 전극의 리드들의 위치를 결정하는 단계;

를 포함하고,

상기 적층형 칩 커패시터는, 상호로 연속 배치된 8개의 내부 전극이 하나의 블록을 이루고 그 블록이 반복하여 적층되고,

상기 하나의 블록 내에 포함되는 전극 패턴들은, 총 4 내지 8가지 중 어느 하나인 것을 특징으로 하는 제어된 ESR을 갖는 적층형 칩 커패시터의 구현방법.
삭제
제1 및 제2 극성(+ 및 - 극성)의 내부 전극이 유전체층을 사이에 두고 교대로 배치되고 상하로 연속 배치된 2개 이상의 내부 전극을 1개 블록으로 하여 그 블록이 반복 적층되는 적층형 칩 커패시터에 있어서, 상기 블록 내에서 상호 대면하여 인접 배치된 2개의 내부 전극의 총 리드 개수의 평균값을 정하는 단계;

상기 블록 내에 있는 각각의 내부 전극의 리드수를 결정하는 단계; 및

상기 블록 내의 상기 리드수가 결정된 각 내부 전극에 대하여, 상호 대면하여 인접 배치된 제1 극성 및 제2 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 각 내부 전극의 리드들의 위치를 결정하는 단계;

를 포함하고,

상기 적층형 칩 커패시터는, 상호로 연속 배치된 12개의 내부 전극이 하나의 블록을 이루고 그 블록이 반복하여 적층되고,

상기 하나의 블록 내에는 총 7가지 전극 패턴이 포함되는 것을 특징으로 하는 제어된 ESR을 갖는 적층형 칩 커패시터의 구현방법.
제1 및 제2 극성(+ 및 - 극성)의 내부 전극이 유전체층을 사이에 두고 교대로 배치되고 상하로 연속 배치된 2개 이상의 내부 전극을 1개 블록으로 하여 그 블록이 반복 적층되는 적층형 칩 커패시터에 있어서, 상기 블록 내에서 상호 대면하여 인접 배치된 2개의 내부 전극의 총 리드 개수의 평균값을 정하는 단계;

상기 블록 내에 있는 각각의 내부 전극의 리드수를 결정하는 단계;

상기 블록 내의 상기 리드수가 결정된 각 내부 전극에 대하여, 상호 대면하여 인접 배치된 제1 극성 및 제2 극성의 내부 전극의 리드가 가장 인접하게 배치되도록 각 내부 전극의 리드들의 위치를 결정하는 단계; 및

상기 적층형 칩 커패시터의 외부 전극에 사용될 특정 도전율의 저항체를 선택하는 단계를 포함하는 것을 특징으로 하는 제어된 ESR을 갖는 적층형 칩 커패시터의 구현방법.
제13항에 있어서,

상기 저항체는 상기 내부 전극과 접촉하는 상기 외부 전극의 내층부로 사용되는 것을 특징으로 하는 적층형 칩 커패시터의 구현방법.
제13항에 있어서,

상기 저항체는 상기 내부 전극과 접촉하는 상기 외부 전극의 내층부와 상기 외부 전극의 최외곽 도금층 사이에 개재된 중간층으로 사용되는 것을 특징으로 하 는 적층형 칩 커패시터의 구현방법.