KR100925623B1

KR100925623B1 - 적층형 칩 커패시터 및 이를 구비한 회로기판 장치 및회로기판

Info

Publication number: KR100925623B1
Application number: KR1020070088544A
Authority: KR
Inventors: 이병화; 위성권; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2007-08-31
Filing date: 2007-08-31
Publication date: 2009-11-06
Also published as: US7630208B2; JP4927049B2; JP2012033977A; JP5269971B2; JP2009060114A; US20090059469A1; KR20090022878A

Abstract

본 발명의 일 양태에 따른 적층형 칩 커패시터는, 적층 방향을 따라 배열된 제1 및 제2 커패시터부를 갖는 커패시터 본체와, 상기 본체 외면에 형성된 복수의 외부 전극을 포함한다. 상기 제1 커패시터부는, 상기 본체 내부에서 교대로 배치되는 적어도 한 쌍의 제1 및 제2 내부 전극을 포함하고, 상기 제2 커패시터부는, 상기 본체 내부에서 교대로 배치되는 복수의 제3 및 제4 내부 전극을 포함하며, 상기 제1 내지 제4 내부 전극은 제1 내지 제4 외부 전극에 연결된다. 상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작고, 제1 커패시터부의 ESR은 상기 제2 커패시터부의 ESR보다 크다.

적층형 칩 커패시터, 등가직렬 저항

Description

적층형 칩 커패시터 및 이를 구비한 회로기판 장치 및 회로기판{Multilayer Chip Capacitor, Circuit Board Apparatus Having the Capacitor, and Circuit Board}

본 발명은 적층형 칩 커패시터에 관한 것으로, 보다 상세하게는 단일체 구조(unitary structure) 내에 복수의 커패시터부를 갖고 광대역의 주파수 범위에서 조절 가능하면서도 높은 등가직렬 저항(ESR; Equivalent Seriese Resistance)과 낮은 등가직렬 인덕턴스(ESL; Equivalent Series Inductance)를 갖는 적층형 칩 커패시터 및 이를 구비한 회로기판 장치, 그리고 그 커패시터의 실장을 위한 회로기판에 관한 것이다.

적층형 칩 커패시터는 MPU(Micro Processing Unit)의 전력 분배망(Power Distribution Network)과 같은 전원 회로의 안정화를 위한 디커플링 커패시터로서 널리 사용되고 있다. 디커플링용으로 사용되는 적층형 칩 커패시터는 인가 전류의 급격한 변화시 전류를 CPU 칩에 공급함으로써 전압 노이즈를 제거하는 역할을 한다.

MPU는 동작속도가 계속해서 증가하고 있고 집적도가 향상됨에 따라 소모 전류는 계속해서 커지고 있으며 사용 전압은 낮아지는 추세이다. 따라서, MPU 소모 전류의 급격한 변화에 따른 공급 DC 전압의 노이즈를 일정한 범위 내에서 억제하는 것은 점점 어려워지고 있다. 최근에는 MPU의 동작 주파수가 더욱 증가함에 따라 인가 전류의 변화가 더욱 심하게 되었으며 이에 따라 디커플링 커패시터의 용량과 ESR을 증가시키고 ESL을 감소시킬 것이 요구되어지고 있다. 이는 광대역의 주파수 범위에서 전력 분배망의 임피던스의 크기가 낮고 일정하게 유지되도록 하기 위함이며 궁극적으로 인가 전류의 급격한 변화에 따른 공급 DC 전압의 노이즈를 억제하는 데에 도움을 줄 수 있다.

MPU 전력 분배망에 사용되는 디커플링 커패시터에 요구되는 저 ESL 특성을 만족시키기 위하여 커패시터의 외부 전극 위치, 외부 전극 형태 또는 내부 전극 형상의 변형이 제안되었다. 예를 들어, 미국특허 제5,880,925호는, 커패시터 내의 전류 경로를 변형하도록 이종 극성의 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열로 배치시킴으로써 ESL을 저감시키는 방안을 제안하고 있다. 이러한 종래 기술들은 궁극적으로 ESL을 저감시킬 수는 있지만 ESL뿐만 아니라 ESR도 저감시키게 된다. 전원 회로의 안정성은 커패시터의 ESL 뿐만 아니라 ESR에도 의존하며 ESR이 너무 작으면 전원 회로의 안정성이 약화되어 공진 발생시 전압이 급격히 변동하게 된다. 결국 상기 미국특허에서 개시된 형태의 커패시터는 고주파 임피던스를 낮추는 데에는 도움이 되지만 너무 낮은 ESR로 인해 전력 분배망의 임 피던스 크기를 일정하게 유지시키는 데에 방해가 된다.

너무 낮은 ESR의 문제점을 극복하기 위해 외부 전극 및 내부 전극에 전기적인 고저항 재료를 사용하여 고 ESR 특성을 구현하는 방안이 제안되었다. 그러나, 고저항 외부 전극을 사용할 경우, 외부 전극 내의 핀홀(pinhole)에 의한 전류 집중 현상으로 야기되는 국부적 열점(localized heat spot)을 방지하여야 하는 어려움이 있고 또한 ESR을 정밀하게 조절하기가 어렵다. 또한 내부 전극에 고저항 재료를 사용할 경우, 커패시터 고용량화에 따른 세라믹 재료의 변경에 따라 세라믹 재료와 매칭되어야 하는 고저항 내부 전극 재료도 세라믹 재료의 개선 또는 변경에 따라 함께 계속해서 변경해주어야하는 단점이 있고 이는 제품 단가 상승의 원인이 될 수 있다.

미국 특허출원공개공보 제2006/0209492호는, 서로 용량이 다른 2개의 커패시터를 동일 커패시터 본체 내에 일체로 배치하여 넓은 주파수 대역에서 낮은 임피던스를 갖는 커패시터를 제안하였다. 그러나 상기 공보에도 개시된 바와 같이, (각 공진주파수 근방에서) 일정한 임피던스를 유지하지는 못하며, 이로 인해 전원회로의 안정성에 바람직하지 않은 영향을 미치게 된다.

본 발명은, 재료의 변경 없이도 저 ESL 및 고 ESR 특성을 모두 만족시킬 수 있는 적층형 칩 커패시터를 제공한다. 또한 본 발명은 재료의 변경 없이도 저 ESL 및 고 ESR 특성을 모두 만족시킬 수 있는 적층형 칩 커패시터를 구비한 회로기판 장치를 제공한다. 또한 상기한 적층형 칩 커패시터가 실장되는 회로기판이 제공된다.

본 발명의 제1 양태에 따른 커패시터는, 복수의 유전체층이 적층된 적층 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 측면 상에 형성된 복수의 외부 전극을 구비한 적층형 칩 커패시터로서,

상기 커패시터 본체는 상기 적층 방향을 따라 배열된 제1 커패시터부와, 제2 커패시터부를 포함하고,

상기 제1 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 적어도 한 쌍의 제1 및 제2 내부 전극 - 상기 제1 및 제2 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고,

상기 제2 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 복수의 제3 및 제4 내부 전극- 상기 제3 및 제4 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고,

상기 복수의 외부 전극은, 상기 제1 내부 전극과 연결되는 하나 이상의 제1 외부 전극과, 상기 제2 내부 전극과 연결되는 하나 이상의 제2 외부 전극과, 상기 제3 내부 전극과 연결되는 하나 이상의 제3 외부 전극과, 상기 제4 내부 전극과 연결되는 하나 이상의 제4 외부 전극을 포함하고,

상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작고, 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 크다.

본 발명의 실시형태에 따르면, 상기 제1 커패시터부는 상기 적층방향에서의 적어도 한쪽 단에 위치한다. 상기 적층방향에 있어서 양쪽 단(즉, 상부 및 하부)에 2개의 상기 제1 커패시터부가 배치되어 있고, 상기 제2 커패시터부가 상기 제1 커패시터부 사이에 배치될 수 있다. 특히, 상기 양쪽 단의 제1 커패시터는 서로 대칭적으로 배치됨으로써, 상기 적층형 칩 커패시터는 상하 대칭성을 가질 수도 있다.

상기 제2 커패시터부 내의 제3 및 제4 내부 전극의 총 적층수는 상기 제1 커패시터부 내의 제1 및 제2 내부 전극의 총 적층수보다 클 수 있다. 상기 제1 커패시터부와 제2 커패시터부는 상기 적층형 칩 커패시터 내에서 전기적으로 서로 분리될 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 제1 및 제2 측면에 배치되고, 상기 제1 및 제2 내부 전극은 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결될 수 있다. 또한 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 다른 2개 측면에 배치될 수 있다. 이 경우, 상기 적층형 칩 커패시터는, 제1 내지 제4 외부 전극이 각각 1개씩 있는 4단자 커패시터일 수 있다. 제1 및 제2 외부 전극간의 전류 경로를 짧게 하기 위해, 상기 제1 및 제2 측면간 거리는 상기 제3 및 제4 측면간 거리보다 작을 수 있다.

본 발명의 실시형태에 따르면, 상기 본체의 서로 대향하는 제1 및 제2 측면에 복수의 상기 제1 및 제2 외부 전극이 교대로 배치되고, 상기 제1 및 제2 내부 전극은 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결될 수 있다. 또한 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 다른 2개의 측면에 배치될 수 있다.

특히, 상기 제1 커패시터부에 있어서, 상기 제1 및 제2 내부 전극 각각은 2개의 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결될 수 있다. 또한 상기 제2 커패시터부에 있어서, 상기 제3 및 제4 내부 전극 각각은 1개의 리드를 통해 상기 제3 및 제4 외부 전극에 각각 연결될 수 있다. 이 경우, 상기 적층형 칩 커패시터는, 4개의 제1 외부 전극, 4개의 제2 외부 전극, 1개의 제3 외부 전극 및 1개의 제4 외부 전극을 갖는 10단자 커패시터일 수 있다.

상기 제1 커패시터부 내의 동일 극성을 갖는 내부 전극들은 상기 제1 및 제2 외부 전극 중 동일 극성을 갖는 외부 전극에 의해 모두 전기적으로 연결될 수 있다. 또한, 상기 제1 커패시터부 내에 있어서, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 적층 방향에서 볼 때 항상 서로 인접하도록 배치될 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 제1 및 제2 측면에 배치되고, 상기 제1 및 제2 내부 전극은 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결될 수 있다. 또한 상기 제3 및 제4 외부 전극은 상기 제1 및 제2 측면에 배치되고, 상기 제3 및 제4 내부 전극은 리드를 통해 상기 제3 및 제4 외부 전극에 연결될 수 있다.

특히, 상기 제1 커패시터부에 있어서, 상기 제1 및 제2 내부 전극 각각은 2개 이상의 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고, 상기 제2 커패시터부에 있어서, 상기 제3 및 제4 내부 전극 각각은 1개 이상의 리드를 통해 상기 제3 및 제4 외부 전극에 각각 연결될 수 있다.

본 발명의 제2 양태에 따른 회로기판 장치는, 상술한 제1 양태에 따른 적층형 칩 커패시터; 및 상기 적층형 칩 커패시터가 실장된 실장면과, 상기 적층형 칩 커패시터에 전기적으로 연결되는 외부 회로를 갖는 회로기판을 포함한다. 상기 회 로기판의 실장면에는, 상기 적층형 칩 커패시터의 외부 전극에 접속되는 복수의 실장 패드가 형성되어 있다. 상기 적층형 칩 커패시터는, 상기 제2 커패시터부보다 상기 제1 커패시터부가 상기 실장면에 더 인접하게 위치하도록 배치된다.

상기 복수의 실장 패드는, 상기 제1 외부 전극에 접속되는 제1 패드, 상기 제2 외부 전극에 접속되는 제2 패드, 상기 제3 외부 전극에 접속되는 제3 패드 및 상기 제4 외부 전극에 접속되는 제4 패드를 포함한다. 상기 회로 기판의 실장면에는, 상기 제1 패드와 제3 패드를 연결하거나 상기 제2 패드와 제4 패드를 연결하는 연결 도체 라인이 적어도 하나 형성되어 있다. 상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결되고, 상기 연결 도체 라인에 연결된 제3 또는 제4 패드는 상기 연결 도체 라인에 연결된 제1 또는 제2 패드를 통해 외부 회로와 연결된다.

본 발명의 실시형태에 따르면, 상기 적어도 하나의 연결 도체 라인은, 상기 제1 패드와 제3 패드를 연결하는 제1 연결 도체 라인과, 상기 제2 패드와 제4 패드를 연결하는 제2 연결 도체 라인을 포함할 수 있다. 상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결되고, 상기 제3 및 제4 패드는 상기 제1 및 제2 패드를 통해 상기 외부회로와 연결될 수 있다.

상기 제1 커패시터부는 동일 극성의 패드를 연결하는 상기 연결 도체 라인에 의해 상기 제2 커패시터부와 연결될 수 있다. 또한, 상기 연결 도체 라인은 제2 커 패시터부와 직렬로 연결되고, 상기 연결 도체 라인의 길이 또는 폭의 조절을 통해 상기 제2 커패시터부의 ESR이 조절가능하다. 상기 제2 커패시터부는 상기 제1 및 제2 패드를 통해 상기 외부회로와 연결될 수 있다. 상기 회로기판에 실장된 상기 적층형 칩 커패시터는 주파수-임피던스 곡선에 있어서 평탄한 플랫부를 갖는 임피던스 특성을 나타낼 수 있다.

본 발명의 실시형태에 따르면, 상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제1 및 제2 패드에 접속된 비아들이 형성될 수 있다.

바람직하게는, 상기 제1 및 제2 패드를 통해 상기 제1 커패시터부에 흐르는 전류 루프의 크기를 최소화하도록, 상기 제1 패드에 접속되는 비아는 상기 제2 패드에 인접하도록 배치되고, 상기 제2 패드에 접속되는 비아는 상기 제1 패드에 인접하도록 배치될 수 있다. 바람직하게는, 상기 제1 및 제2 패드 각각에는 2개 이상의 비아들이 접속될 수 있다.

본 발명의 제3 양태에 따른 회로기판은, 상술한 제1 양태에 따른 적층형 칩 커패시터를 실장하기 위한 실장면; 및 상기 적층형 칩 커패시터에 전기적으로 연결되는 외부 회로를 포함하고, 상기 회로기판의 실장면에는, 상기 적층형 칩 커패시터의 외부 전극에 접속되는 복수의 실장 패드가 형성되어 있다. 상기 복수의 실장 패드는, 상기 제1 외부 전극에 접속되는 제1 패드, 상기 제2 외부 전극에 접속되는 제2 패드, 상기 제3 외부 전극에 접속되는 제3 패드 및 상기 제4 외부 전극에 접속되는 제4 패드를 포함한다. 상기 회로 기판의 실장면에는, 상기 제1 패드와 제3 패드를 연결하거나 상기 제2 패드와 제4 패드를 연결하는 연결 도체 라인이 적어도 하나 형성되어 있다. 상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결되고, 상기 연결 도체 라인에 연결된 제3 또는 제4 패드는 상기 연결 도체 라인에 연결된 제1 또는 제2 패드를 통해 외부 회로와 연결된다.

본 발명에 따르면, 재료의 변경 없이도, 저 ESL을 구현하고 적절한 ESR을 유지할 수 있다. 또한 본 발명을 디커플링 커패시터에 적용할 경우, 넓은 주파수 범위에서 전력 분배망의 임피던스를 낮고 일정하게 유지시킬 수 있다. ESR이 높으면서도 조절가능하며 ESL이 낮은 디커플링 커패시터가 구현된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.

도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터 칩 커패시터의 외형을 나타내는 사시도이고, 도 2는 도 1의 커패시터를 x축에 평행한 방향(장축 방향 또는 장측면 방향)을 따라 자른 단면도이며, 도 3은 도 1의 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 1 내지 도 3을 참조하면, 커패시터(100)는 커패시터 본체(110)와, 그 본체의 측면에 형성된 복수의 외부 전극(131, 132, 133, 134: 순차적으로 제1 내지 제 4 외부 전극)을 포함한다. 커패시터 본체(110)는 복수의 유전체층이 적층됨으로써 형성되며, 그 본체(110)의 내에는 복수의 내부 전극들(121, 122, 123, 124: 순차적으로 제1 내지 제4 내부 전극)이 유전체층을 사이에 두고 서로 분리되어 배치되어 있다. 제1 내부 전극(121)과 제2 내부 전극(122)은 서로 다른 극성을 갖고, 제2 내부 전극(123)과 제4 내부 전극(124)은 서로 다른 극성을 갖는다. 제1 및 제2 외부 전극(131, 132)는 본체(110)의 서로 대향하는 2개 측면에 배치되고, 제2 및 제4 외부 전극(133, 134)은 다른 2개의 대향 측면에 배치된다. 이 커패시터(100)는 총 4개의 외부 전극을 갖는 4단자 커패시터이나, 본 발명이 이에 한정되는 것은 아니다.

도 2 및 3에 도시된 바와 같이, 커패시터 본체(110)는, 적층방향(z축 방향)을 따라 배열된 제1 커패시터부(CR1a, CR1b: CR1)과 제2 커패시터부(CR2)를 포함한다. 제1 커패시터부(CR1)는, 유전체층을 사이에 두고 서로 대향하여 교대로 배치되 는 제1 및 제2 내부 전극(121, 122)을 포함한다 - 도시된 바와 같이, 제1 및 제2 내부 전극(121, 122)이 교대로 반복하여 배치됨 -. 제2 커패시터부(CR2)는 유전체층을 사이에 두고 서로 대향하여 교대로 배치되는 제3 및 제4 내부 전극(123, 124)를 포함한다.

제1 커패시터부(CR1)에 있어서 제1 내부 전극(121)은 리드(121a)를 통해 제1 외부 전극(131)에 연결되고, 제2 내부 전극(122)은 리드(122a)를 통해 제2 외부 전극(132)에 연결된다. 제2 커패시터부(CR2)에 있어서, 제3 및 제4 내부 전극(123)은 제3 및 제 4 외부 전극(133, 134)에 각각 연결된다. 제1 및 제2 내부 전극(121, 122)은 제1 및 제2 외부 전극(131, 132)에만 연결되고, 제3 및 제4 외부 전극(133, 134)에는 연결되지 않는다. 마찬가지로, 제3 및 제4 내부 전극(123, 124)은 제3 및 제4 외부 전극(133, 134)에만 연결되고, 제1 및 제2 외부 전극(131, 132)에는 연결되지 않는다. 따라서, 적층형 칩 커패시터(100) 내에서는, 제1 커패시터부(CR1)과 제2 커패시터부(CR2)는 서로 전기적으로 분리되어 있다(즉, 회로기판 상에 실장하기 전에는 제1 커패시터부와 제2 커패시터부는 서로 전기적으로 연결되어 있지 않음).

후술하는 바와 같이 제1 커패시터부(CR1)는 고주파에서 ESL을 낮추는 데에 기여하도록 제2 커패시터부(CR2)보다 더 낮은 ESL을 가지며, 적층방향(z축 방향)에서의 적어도 한쪽 단(즉, 커패시터 내에서 상부 및/또는 하부)에 위치한다. 제2 커 패시터부(CR2)보다 제1 커패시터부(CR1a 또는 CR1b)가 회로기판의 실장면에 더 인접하도록 커패시터가 회로기판 상에 실장된다. 특히, 본 실시형태에서는, 적층방향에서의 양쪽 단(즉, 상부 및 하부)에 제1 커패시터부(CR1a, CR1b: CR1)가 위치하고, 그 사이에 제2 커패시터부(CR2)가 끼워져 있다. 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 회로기판의 실장 패드와 연결 도체 라인을 통해 서로 병렬 연결되어진다(도 3 내지 5 참조).

또한, 제1 커패시터부(CR1)는, 후술하는 바와 같이 적절한 ESR을 갖도록 적층수가 제한되어 제2 커패시터부(CR2)보다 더 적은 적층수의 내부 전극들을 포함한다. 따라서, 원하는 또는 정해진 정전용량(capacitance)의 구현은, 제1 커패시터부와 병렬로 연결되는 제2 커패시터부(CR2)를 이용하게 된다. 이러한 정전용량의 구현을 위해, 제2 커패시터부(CR2) 내의 제3 및 제4 내부 전극(123, 124)의 총 적층수는, 제1 커패시터부(CR1) 내의 제1 및 제2 내부 전극(121, 122)의 총 적층수보다 더 크게 되도록 한다.

결국, 제2 커패시터부(CR2)의 용량은 제1 커패시터부(CR1)의 용량보다 높고, 제2 커패시터부(CR2)의 ESR은 내부 전극 적층수가 상대적으로 작은 제1 커패시터부(CR1)의 ESR보다 더 작게 된다. 또한 제2 커패시터(CR2)는 실장면측에 인접한 제1 커패시터부(CR1a)보다 위에 위치하므로, 제1 커패시터부(CR1)보다 더 높은 ESL을 갖는다. ESL이 더 낮은 커패시터부를 실장면에 인접하게 배치할 경우, 전류 루프에 의한 전류 경로가 더 짧아지므로, 커패시터 전체의 ESL은 낮아진다(도 8 참조).

제1 커패시터부(CR1)의 ESL이 제2 커패시터부(CR2)의 ESL보다 작게 되는 데에 기여하도록, 바람직하게는 제1 및 제2 내부 전극(121, 122) 내에서의 전류 경로의 길이는 제3 및 제4 내부 전극(123, 124) 내에서의 전류 경로의 길이보다 짧다. 따라서, 제1 및 제2 외부 전극(131, 132) 간의 전류 경로가 제3 및 제4 외부 전극(133, 134) 간의 전류 경로보다 짧아지도록, 제1 및 제2 외부 전극(131, 132)이 형성되어 있는 제1 및 제2 측면 간 거리(y 방향의 거리)가 다른 외부 전극(133, 134)이 형성되어 있는 제3 및 제4 측면 간의 거리(x 방향의 거리)보다 더 짧은 것이 바람직하다(도 1 참조).

도 2를 참조하면, 제1 커패시터부(CR1a, CR1b)가 적층방향의 양쪽 단, 즉 상부 및 하부에 위치하고, 제2 커패시터부(CR2)가 그 사이에 끼워져 있다. 특히, 바람직하게는, 양쪽 단의 제1 커패시터부(CR1a, CR1b)가 상호 대칭적으로 배치됨으로써 커패시터 전체가 상하 대칭성을 확보할 수 있다. 이러한 상하 대칭성에 의해, 커패시터 실장시 커패시터의 상하에 관한 방향성이 사라지게 되고, 이에 따라 커패시터 실장의 편의를 도모할 수 있다(즉, 상하 구별 없이 커패시터를 실장할 수 있음).

상술한 커패시터를 사용하여 넓은 주파수 영역에서 가능하면 낮으면서도 일 정하게 유지되는 전력분배망 임피던스를 구현하기 위해서, 도 4 및 7을 참조하여 아래 설명하는 바와 같은 실장 패드 구조를 갖는 회로기판이 이용될 수 있다.

도 4는 본 발명의 일 실시형태에 따른 회로기판 장치를 나타낸 것으로서, 도 1의 커패시터(100)를 회로기판(20)에 실장한 상태를 나타낸다. 도 4를 참조하면, 회로기판(20)의 커패시터 실장면에 실장 패드(31, 32, 33, 34: 순차적으로 제1 내지 제4 패드)가 형성되어 있다. 실장 패드(31~34)는 회로기판(20)에 마련된 외부회로와 전기적으로 연결된다. 커패시터(100)는 제2 커패시터부(CR2)의 ESL보다 더 낮은 ESL을 갖는 제1 커패시터부(CR1)가 실장면에 인접하게 위치하도록 상기 실장면 상에 배치된다.

회로 기판(20)의 제1 패드(31)는 커패시터의 제1 외부 전극(131)에 접속되고, 제2 패드(32)는 제2 외부 전극(132)에 접속되고, 제3 패드(33)는 제3 외부 전극(133)에 접속되고, 제4 패드(34)는 제4 외부 전극(134)에 접속된다. 제1 패드(31)와 제3 패드(33)는 제1 연결 도체 라인(21)에 의해 연결되고, 제2 패드(32)와 제4 패드(34)는 제2 연결 도체 라인(22)에 의해 연결된다. 이에 따라, 제1 및 제3 패드(31, 33)는 제1 및 제3 외부 전극(131, 133)과 함께 상호 동일한 일 극성(예컨대, + 극성)을 갖고, 제2 및 제4 패드(32, 34)는 제2 및 제4 외부 전극(132, 134)과 함께 상호 동일한 타극성(예컨대, - 극성)을 갖는다. 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 상기 연결 도체 라인을 통해 서로 병렬로 연결된다.

여기서, 제1 및 제2 외부 전극(131, 132))에 접속되는 패드(즉, 제1 및 제2 패드(31, 32))는 회로기판(20)의 외부회로와 직접 연결되지만, 제3 및 제4 외부 전극(133, 134)에 접속되는 패드(즉, 제3 및 제4 패드(33, 34))는 외부회로와 직접 연결되지 않고, 연결 도체 라인(21, 22)에 연결된 제1 및 제2 패드(31, 32)를 통해 외부회로와 연결된다(도 7 참조). 결국, 제2 커패시터부(CR2)는 제1 및 제2 패드(31, 32)를 통해서 외부회로와 연결된다.

상기 연결 도체 라인(21, 22)은 동일 극성의 패드간 연결을 통해 제1 및 제2 커패시터부(CR1, CR2)을 상호 병렬로 연결시키는 역할 뿐만 아니라, 제2 커패시터부(CR2)에 저항을 직렬로 부가시킴으로써 결과적으로 제2 커패시터부의 ESR을 조절하는 것과 실질적으로 동일한 역할을 한다. 따라서, 제안된 커패시터(100)를 상술한 회로기판(20)의 패드 구조에 실장하면, 제2 커패시터부(CR2)의 ESR을 제1 커패시터부(CR1)과 실질적으로 유사하게 구현할 수 있어 적층형 칩 커패시터의 ESR을 조절할 수 있게 된다(도 9, 11, 21, 23 참조).

도 5는 회로기판(20) 상에 커패시터(100)가 실장된 도 4의 회로기판 장치(20, 100)에 있어서, 제1 커패시터부(도 5(a)), 제2 커패시터부(도 5(b)) 및 회로기판의 실장면에 실장된 적층형 칩 커패시터(도 5(c))의 등가 회로도이다. 도 5(a) 및 도 5(b)에 도시된 바와 같이, 커패시터(100) 내의 제1 커패시터부(CR1)의 등가회로는 정전용량(C1), 인덕턴스(L1) 및 저항(R1)의 직렬 회로로 표시될 수 있 고, 제2 커패시터부(CR2)의 등가회로도 마찬가지 방식으로 정전용량(C2), 인덕턴스(L2) 및 저항(R2)의 직렬 회로로 표시될 수 있다. 전술한 바와 같이, C1＜C2, L1＜L2, R1＞R2이다.

연결 도체 라인(21, 22)을 통해 제1 및 제2 커패시터부(CR1, CR2)가 상호 병렬 연결되고 외부회로 단자는 제1 커패시터(CR1)에 접속되므로, 도 5(c)에 도시된 바와 같이, 제1 및 제2 연결 도체 라인(21, 22)의 저항들(Rc)과 인덕턴스들(Lc)이 제2 커패시터부(CR2)의 저항(R2) 및 인덕턴스(L2)에 직접 직렬로 부가되고, 그 직렬 회로부(21, CR2, 22)는 제1 커패시터부(CR1)의 등가회로부(C1-L1-R1)와 병렬로 연결된다. 도 5(c)에는 제1 연결 도체 라인(21)과 제2 연결 도체 라인(22)이 서로 동일한 저항(Rc)과 인덕턴스(Lc)를 갖는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 각 연결 도체 라인(21, 22)의 저항이나 인덕턴스가 서로 다를 수도 있다.

도 5(c)의 등가회로는, 이를 더 간단히 표시하면 도 6과 같이 나타낼 수 있다. 도 6에서, L2' 및 R2'는 아래의 수학식 1과 같다.

L2' = L2 + 2Lc, R2' = R2 + 2Rc

따라서, 연결 도체 라인(21, 22)에 의한 저항(2Rc)의 부가에 의해서, 제2 커패시터부(CR2)의 ESR이 실질적으로 증가하는 것과 같은 효과를 얻게 된다.

전술한 바와 같이, 정전용량 확보를 위해, 제2 커패시터부(CR2)는 제1 커패시터부(CR1)보다 더 많은 내부전극 적층수를 갖고 이에 따라 제2 커패시터부(CR2) 자체의 ESR은 제1 커패시터부(CR2)의 ESR보다 작다(내부 전극 적층수가 증가할수록 저항이 병렬로 추가적으로 연결되므로 ESR은 작아짐). 이러한 ESR의 차이는 커패시터의 임피던스를 일정하게 유지하지 못하게 하는 요인이 된다(특히, 각 공진 주파수 근방 영역에서 뾰족한 극소점 영역이 발생함). 그러나, 연결 도체 라인(21, 22)의 저항(2Rc)의 직렬적 부가에 의해 제2 커패시터부(CR2)의 ESR이 실질적으로 증대됨으로써, 두 커패시터부(CR1, CR2) 간의 ESR의 차이는 실질적으로 감소되고 이에 따라 넓은 주파수 대역에서 일정한 임피던스 특성의 구현이 가능하게 된다.

연결 도체 라인(21, 22)으로 인해, 상기 수학식 1에 나타난 바와 같이 제2 커패시터부(CR2)의 ESL(인덕턴스)는 실질적으로 증가하는 것과 같은 효과가 나타난다. 그러나, 이러한 제2 커패시터부(CR2)의 ESL의 실질적 증가와 상관없이 고주파 대역에서의 적층형 칩 커패시터 전체의 ESL 및 임피던스는 제1 커패시터부(CR1)의 ESL에 의해 주로 영향을 받게 된다. 이는, 고주파 대역에서는 임피던스가 주로 인덕턴스에 의해 지배받으며 더 낮은 ESL을 갖는 제1 커패시터부(CR1)가 실장면에 인접하게 배치되어 고주파 대역에서 전류가 주로 제1 커패시터부(CR1)를 통해 짧은 경로로 전류 루프를 형성하기 때문이다. 결국, 넓은 주파수 대역에서 일정한 임피던스 특성의 구현이 가능할뿐만 아니라 전체 커패시터의 고주파 대역에서의 ESL은 낮은 값을 유지하게 된다.

도 7은 도 4에 도시된 회로기판의 개략적 평면도이고, 도 8은 도 4의 회로기판 장치의 측단면도이다. 도 7 및 8을 참조하면, 기판(20) 상에 실장 패드(31~34)가 배치되고, 실장 패드를 연결하는 제1 및 제2 연결 도체 라인(21, 22)이 형성되어 있다. 외부 회로(예컨대, 디커플링 커패시터에 전원 전압을 인가하기 위한 회로)의 일부로서 회로기판(20) 내에는 비아들(41, 42)이 형성되어 있는데, 이 비아들(41, 42)은 제1 커패시터부에 연결되는 제1 및 제2 패드에만 접속된다. 제1 패드(31)는 비아(41)를 통해 제1 전극 패턴(예컨대, 전원 전극 패턴; 61)에 연결되고, 제2 패드(32)는 비아(42)를 통해 제2 전극 패턴(예컨대, 접지 전극 패턴; 62)에 연결될 수 있다.

도 8에 도시된 바와 같이, 제1 패드에 접속되는 비아(41)는 제2 패드에 인접하게 배치되고, 제2 패드에 접속되는 비아(42)는 제1 패드에 인접하게 배치되어 있다. 이종 극성의 비아(41, 42)들이 상호 인접할수록 제1 및 제2 패드(31, 32)를 통해 제1 커패시터부에 흐르는 전류 루프(CL)의 크기가 줄어들고 이에 따라 전류 루프에 의한 인덕턴스가 감소된다. 만약 도 8에서 점선으로 표시된 바와 같이 이종 극성의 비아(41', 42')를 상호 멀리 배치하게 되면, 그 만큼 전류 루프의 크기는 커지고 그 전류 루프에 의한 인덕턴스를 증가하게 된다.

또한 제1 및 제2 패드(31, 32) 각각에는 2개 이상의 비아(도 7에서는 제1 및 제2 패드 각각에 접속된 3개의 비아가 도시됨)가 접속되는 것이 바람직하다. 이는, 2개 이상의 비아를 형성함으로써 전류 루프에 의한 인덕턴스를 병렬로 연결시킬 수 있고 이에 따라 인덕턴스가 더 줄어들기 때문이다.

연결 도체 라인(21, 22)에 의해 제2 커패시터부(CR1)에 직렬로 부가되는 저항(Rc) 및/또는 인덕턴스(Lc)를 조절하기 위해, 연결 도체 라인의 재질을 적절히 선택할 수 있다. 예를 들어, 통상 실장 패드(31~34)는 구리(Cu) 재질로 형성되고, 연결 도체 라인(21, 22)도 구리 재질로 형성할 수 있으나, 저항(Rc) 또는 인덕턴스(Lc) 조절을 위해 다른 금속 재료를 사용할 수도 있다. 또한, 연결 도체 라인(21, 22)의 길이 또는 폭을 조절함으로써, 연결 도체 라인(21, 22)의 저항(Rc) 및/또는 인덕턴스(Lc)를 다르게 할 수 있고, 이에 따라 제2 커패시터부의 ESR을 실질적으로 조절할 수 있다.

(실시예1 및 2)

도 9는 일 실시예에 따른 적층형 칩 커패시터의 주파수 대 임피던스(f-z) 특성을 나타내는 그래프이다. 도 9의 그래프는, 도 1 내지 도 4의 실시형태에 따른 커패시터 및 회로기판 장치를 갖는 샘플에 대한 주파수-임피던스 측정 실험 결과를 나타낸다.

특히, 도 9의 실시예(실시예1) 샘플은, 10㎌ 용량의 4단자 1608 사이즈(1.6mm×0.8mm)의 적층형 칩 커패시터에 해당한다. 제1 커패시터부의 용량은 0.52㎌이고, 제2 커패시터부의 용량은 9.48㎌이다. 또한 제1 커패시터부의 ESL과 ESR은 각각 300pH와 60mΩ이고, 연결 도체 라인들이 직렬로 부가된 제2 커패시터부의 실질적 ESL 및 ESR(도 6의 L2', R2')은 각각 700pH와 35mΩ이다. 이와 같이 제1 및 제2 커패시터부의 큰 용량 차이에도 불구하고 연결 도체 라인들의 직렬적 부가에 의해 제2 커패시터부는 제1 커패시터부의 ESR에 필적되는 ESR을 구현한다.

상술한 실시예1의 샘플에 대한 주파수-임피던스 측정 실험 결과, 도 9에 도시된 바와 같이, 공진주파수를 중심으로 한 주파수 영역(A)에서 평탄한 임피던스 곡선(a)을 나타낸다(평탄한 플랫부에서 약 31mΩ의 일정한 임피던스를 나타냄). 이는, 비교적 넓은 주파수 대역에서 임피던스가 급격한 변화없이 일정한 값을 갖는다는 것을 나타낸다. 이러한 실시예1의 임피던스 특성은 비교예의 샘플에 대한 주파수-임피던스 곡선(도 10 참조)과 비교함으로써 더욱 분명하게 이해된다.

도 10는 도 9의 실시예1과 비교예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 비교하여 나타내는 그래프이다. 도 10에 도시된 비교예의 주파수 대 임피던스 특성 곡선(b)은, 종래의 10㎌ 용량의 2단자 1608 사이즈의 커패시터 샘플에 대하여 측정한 결과이다. 이 비교예 샘플은, 2개의 커패시터부로 나뉘어지지 않고 단지 2개의 외부 전극에 교대로 연결되는 이종 극성 내부 전극들의 반복 적층구조를 갖는다. 비교예와 실시예1 샘플의 특성치(평균 ESL과 최소 임피던스(Min |Z|))를 나타내면 아래 표 3과 같다.

샘플	ESL (평균값, SRF ~ 3GHz)	Min \|Z\|
비교예	578 pH	4.5 mΩ
실시예1	213 pH	31.1 mΩ

도 10에 도시된 바와 같이, 비교예 샘플(b)은 공진 주파수 영역 근방(B 영역)에서 매우 급격한 임피던스 변화를 가짐으로써 주파수-임피던스 곡선에 있어서 뾰족한 극소점이 형성되는 반면에, 실시예1 샘플(a)은 평탄한 플랫부를 갖고 이에 따라 비교예에 비하여 임피던스 변화가 현저히 안정적이다. 또한 고주파 대역에서 실시예1(a)은 비교예(b)에 비하여 낮은 임피던스를 갖는다.

제1 커패시터부 및/또는 제2 커패시터부의 내부 전극 적층수나 연결 도체 라인의 인덕턴스 또는 저항을 조절함으로써, 주파수-임피던스 특성 곡선 상의 평탄한 플랫부의 형상 또는 최소 임피던스, 평균 ESL을 제어할 수 있다.

도 11은 2가지 실시예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 나타내는 그래프이다. 도 11에서 곡선(a)는 상술한 도 9의 실시예1의 샘플을 나타내고, 곡선(a')는 다른 실시예(실시예2)를 나타낸다. 실시예2도 실시예1과 마찬가지로 10㎌ 용량의 4단자 1608 사이즈의 적층형 칩 커패시터로서 도 1 내지 도 4의 커패시터 및 회로기판 장치에 해당한다. 적층수 또는 연결 도체 라인의 인덕턴스, 저항의 조절에 의해 아래 표 2에 도시된 바와 같이 실시예1 및 실시예2는 특성치에 차이가 있다.

샘플	ESL (평균값, SRF ~ 3GHz)	Min \|Z\|
실시예2	261 pH	49.7 mΩ
실시예1	213 pH	31.1 mΩ

도 11 및 표 2에 나타난 바와 같이, 실시예2는 실시예1보다 높은 최소 임피던스를 갖는다.

도 12는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터(100')의 측단면도이다. 도 12의 실시형태에서는, 제1 커패시터부(CR1)가 적층방향의 양쪽 단에 있지 않고 한쪽 단에만 있다(즉, 도 1의 실시형태에서 일측 제1 커패시터부(CR1b)를 생략한 형태임). 특히, 회로기판에 실장시 실장면에 접하는 하부에 제1 커패시터부(CR1)가 있고 그 위의 상부에 제2 커패시터부(CR2)가 있다. 이 실시형태에서도, 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는, C1＜C2, L1＜L2, R1＞R2을 만족하고, 도 4, 7 및 8의 회로기판 장치가 이용되며 이에 따라 도 5 내지 도 6의 등가회로도가 적용된다. 따라서, 원하는 정전용량의 구현과 함께, 비교적 넓은 주파수 영역에서의 일정한 임피던스 특성 및 고주파 대역에서의 저 ESL 및 저 임피던스 특성이 구현될 수 있다. 다만, 도 1의 실시형태와 달리 커패시터의 상하 대칭성은 없다.

상술한 도 7의 실시형태에서는 2개의 연결 도체 라인(21, 22)을 모두 사용하고 있으나, 상기 2개중 하나의 연결 도체 라인(21 또는 20 중 하나)만이 사용될 수도 있다(도 13 참조). 이 경우에도 연결 도체 라인에 의해 저항 및 인덕턴스가 제2 커패시터부(CR1)에 직렬적으로 부가된다.

도 13은 도 7의 회로기판의 변형예를 나타내는 개략적 평면도이다. 상술한 도 4의 실시형태에서와 마찬가지로, 커패시터(100 또는 100')가 도 13의 회로기판(20')에 실장될 수 있다. 그러나, 일극성의 제1 패드(31)와 제3 패드(33)만이 연결 도체 라인(21)에 의해 연결되고, 타극성의 제2 패드와 제4 패드(32, 34)는 연결 도체 라인에 의해 연결되지 않는다(도 7에서 연결 도체 라인(22) 생략). 이 경우, 비아(41, 42, 44)와 같은 외부회로가 제1 및 제2 패드(41, 42)뿐만 아니라 제4 패드(44)에도 접속된다. 제3 패드(33)는 연결 도체 라인(21)에 연결된 제1 패드(31)를 통해 외부 회로와 연결된다. 회로기판(20') 상에 실장된 커패시터의 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 연결 도체 라인(21)을 통해 병렬 연결된다. 회로기판(20') 상에 실장된 커패시터의 제2 커패시터부(CR2)는 제1 및 제2 패드(31, 32)를 통해 외부회로와 연결된다.

도 14는 도 13의 회로기판에 실장된 적층형 칩 커패시터의 등가회로도로서, 도 5(c)에 대응하는 회로도이다. 도 14에 도시된 바와 같이, 연결 도체 라인(21)의 저항(Rc)과 인덕턴스(Lc)가 제2 커패시터부(CR2: C2-L2-R2)에 직렬로 부가되고, 그 직렬 회로부(21, CR2)는 제1 커패시터부(CR1: C1-L1-R1)와 병렬로 연결된다. 도 14의 등가회로는 더 간단히 표시하면 도 6과 같이 나타낼 수 있다(단, 이 경우, L2' = L2 + Lc, R2' = R2 + Rc). 따라서, 연결 도체 라인(21)에 의한 저항(2Rc)의 부가에 의해서, 제2 커패시터부(CR2)의 ESR이 실질적으로 증가하는 것과 같은 효과를 얻게 되고, 이에 따라 평탄한 플랫부를 갖는 주파수-임피던스 곡선을 얻을 수 있다.

상술한 도 13의 실시형태에서는 일극성의 제1 패드(31)와 제3 패드(33)만이 연결 도체 라인(21)에 의해 연결되어 있으나, 다른 실시형태로서 타극성의 제2 패드(32)와 제4 패드(34)만을 연결 도체 라인(22)으로 연결하고 제1 패드(31)와 제3 패드(33)는 연결 도체 라인은 연결 도체 라인으로 연결하지 않을 수도 있다(도 7에서 연결 도체 라인(21) 생략). 이 경우, 외부회로의 비아가 제1, 2 및 3 패드(31, 32, 33)에 접속되고, 제4 패드(34)는 연결 도체 라인(22)에 연결된 제2 패드(32)를 통해 외부 회로와 연결된다. 실장된 커패시터의 등가회로도와 임피던스 특성은 상술한 도 13 및 14의 실시예와 마찬가지이다.

도 15는 본 발명의 또 다른 실시형태에 따른 적측형 칩 커패시터의 외형을 나타내는 사시도이고, 도 16은 도 15의 커패시터를 x축에 평행한 라인을 따라 자른 단면도이며, 도 17는 도 15의 커패시터의 내부 전극 구조를 나타낸 평면도이다.

도 15 내지 도 17를 참조하면, 적층형 칩 커패시터(200)는 커패시터 본체(210)의 측면에 총 10개의 외부 전극(231~238, 241, 242)을 구비한다(10단자 커패시터). 구체적으로는, 커패시터 본체(210)의 대향하는 제1 및 제2 측면에 제1 외부 전극(231, 233, 235, 237)과 제2 외부 전극(232, 234, 236, 238)이 각 측면에 있어서 서로 교대로 배치된다. 제1 외부 전극들(231, 233, 235, 237)은 서로 동일한 일 극성을 나타내고, 제2 외부 전극들(232, 234, 236, 238)은 서로 동일한 타 극성을 나타낸다. 또한 다른 서로 대향하는 제3 및 제4 측면에 제3 외부 전극(241) 및 제4 외부 전극(242)이 배치된다. 제3 외부 전극(241)은 제1 외부 전극(231, 233, 235, 237)과 동일한 극성을 갖고 제4 외부 전극(242)은 제2 외부 전극(232, 234, 236, 238)과 동일한 극성을 가질 수 있다.

도 16 및 17을 참조하면, 커패시터 본체(210)는 적층방향(z축 방향)을 따라 배열된 제1 커패시터부(CR1a, CR1b: CR1)과 제2 커패시터부(CR2)를 포함한다. 제1 커패시터부(CR1)는 유전체층(211)을 사이에 두고 서로 교대로 배치된 제1 내부 전극(221, 223, 225)과 제2 내부 전극(222, 224, 226)을 포함한다. 제2 커패시터부(CR2)는 유전체층(211)을 사이에 두고 서로 교대로 배치된 제3 및 제4 내부 전극(227, 228)을 포함한다. 도 17에 도시된 바와 같이, 제1 커패시터부(CR1)는, 6개의 내부 전극들(221~226)이 적층방향을 따라 순서대로 배치됨으로써(일점 쇄선의 화살표 참조), 하나의 블록을 이룬다. 이 블록이 적층방향을 따라 반복 적층될 수도 있다.

제1 커패시터부(CR1)에 있어서, 각 내부 전극(211~226)은 2개의 리드(221a, 221b), (222a, 222b), (223a, 223b), (224a, 224b), (225a, 225b), (226a, 226b)를 갖는다. 제1 내부 전극(221)은 2개의 리드(221a, 221b)를 통해 제1 외부 전극(231, 237)과 연결되고, 제2 내부 전극(222)은 2개의 리드(222a, 222b)를 통해 제2 외부 전극(232, 236)과 연결되고, 제1 내부 전극(223)은 2개의 리드(223a, 223b)를 통해 제1 외부 전극(233, 235)과 연결되고, 제2 내부 전극(224)은 2개의 리드(224a, 224b)를 통해 제2 외부 전극(234, 236)과 연결되고, 제1 내부 전극(225)은 2개의 리드(225a, 225b)를 통해 제1 외부 전극(233, 237)과 연결되고, 제2 내부 전극(226)은 2개의 리드(226a, 226b)를 통해 제2 외부 전극(232, 238)과 연결된다.

제2 커패시터부(CR2)에 있어서, 각 내부 전극(227, 228)은 1개의 리드(227a, 228a)을 갖는다. 제3 내부 전극(227)은 리드(227a)를 통해 제3 외부 전극(241)에 연결되고, 제4 내부 전극(228)은 리드(228a)를 통해 제4 외부 전극(242)에 연결된다.

제1 커패시터부(CR1)에 있어서 동일 극성의 내부 전극들이 외부 전극을 통해 모두 서로 연결되어 있으나, 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 적층형 칩 커패시터(200) 내에서 서로 전기적으로 분리되어 있다. 즉, 회로기판 상에 실장하기 전에는 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 서로 전기적으로 연결되어 있지 않다.

상술한 제1 커패시터부(CR1)의 내부 전극 구조에 의해, 제1 커패시터부(CR1)에 있어서 동일 극성의 내부 전극들은 외부 전극을 통해 모두 전기적으로 연결된다. 즉, 제1 극성(예컨대, +극성)의 제1 내부 전극(221)은 리드(221b)와 제1 외부 전극(237)을 통해 제1 내부 전극(225)과 연결되고, 제1 내부 전극(225)은 리드(225a)와 제1 외부 전극(233)을 통해 제1 내부 전극(223)과 연결된다. 이에 따라, 모든 제1 극성의 제1 내부 전극들(221, 223, 225)은 커패시터 내에서 서로 전기적으로 연결된다. 또한, 제2 극성(예컨대, -극성)의 제1 전극(222)은 리드(222a)와 외부 전극(232)를 통해 제2 내부 전극(226)과 전기적으로 연결되고, 리드(222b)와 외부 전극(236)을 통해 제2 내부 전극(224)과 전기적으로 연결된다. 이에 따라, 모든 제2 극성의 제2 내부 전극(222, 224, 226)은 커패시터 내에서 서로 전기적으로 연결된다. 동일 극성의 내부 전극들이 (외부 기판의 전극 패드나 외부 커넥트 수단 없이도) 커패시터 내에서 전기적으로 연결되어 있다는 것은, 커패시터 제조 후 정전용량 검사를 용이하게 하는 잇점을 제공한다.

도 17에 도시된 바와 같이, 제1 커패시터부(CR1)에 있어서, 적층방향(z 방향)으로 상호 인접한 이종 극성의 내부 전극들의 리드(예컨대, 리드(221a, 221b)와 리드(222a, 222b))는 항상 서로 인접하도록 배치된다. 이에 따라 제1 커패시터부(CR1)의 ESL이 최소화되는 잇점을 얻을 수 있다.

본 실시형태에서도, 전술한 실시형태와 같이, 제1 커패시터부(CR1)의 정전용량(C1), ESL(L1) 및 ESR(R1)은 제2 커패시터부(CR2)의 정전용량(C2), ESL(L2) 및 ESR(R2)에 대하여, C1＜C2, L1＜L2, R1＞R2가 성립한다(제2 커패시터부(CR2)의 내부 전극 적층수가 제1 커패시터부(CR1)의 내부 전극 적층수보다 큼). L1＜L2이 되도록 하기 위해, 제1 및 제2 외부 전극(231~238)이 형성된 2개의 대향 측면 간의 거리(도 15에서 y축 방향의 거리)가, 제3 및 제4 외부 전극(241, 242)이 형성된 다른 2개의 대향 측면 간 거리(x축 방향의 거리)보다 더 작은 것이 바람직하다.

도 16에 도시된 바와 같이 제1 커패시터부(CR1a, CR1b)가 적층방향의 상부 및 하부 양쪽 단에 위치하고, 제2 커패시터부(CR2)가 그 사이에 끼워져 상하 대칭성을 확보하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 도 16에서 한쪽 단에만 제1 커패시터부(CR1a)를 형성하고 다른 쪽 단의 제1 커패시터부(CR1b)는 이를 생략할 수도 있다(도 12 참조). 다만, 제1 커패시터부(CR1b)를 생략할 경우, 상대적으로 작은 ESL을 갖는 제1 커패시터부(CR1a)가 회로기판의 실장면에 인접하게 배치한다.

도 18은 도 15의 커패시터(200)를 회로기판(50)에 실장한 회로기판 장치를 나타낸 사시도이다. 도 18을 참조하면, 회로기판(50)의 실장면에는 복수의 제1 패드(531, 533, 535, 537)및 제2 패드(532, 534, 536, 538), 그리고 제3 패드(541)와 제4 패드(542)가 형성되어 있다.

커패시터(200)는 제2 커패시터부(CR2)의 ESL보다 더 낮은 ESL을 갖는 제1 커패시터부(CR1)가 회로기판(50)의 실장면에 인접하게 위치하도록 상기 실장면 상에 배치된다. 회로기판(50)의 제1 패드(531, 533, 535, 537)는 커패시터의 제1 외부 전극(231, 233, 235, 237)에 접속되고, 제2 패드(532, 534, 536, 538)는 제2 외부 전극(232, 234, 236, 238)에 접속되고, 제3 패드(541)는 제3 외부 전극(241)에 접속되고, 제4 패드(542)는 제4 외부 전극(242)에 접속된다. 제1 패드(531)와 제3 패드(541)는 제1 연결 도체 라인(51)에 의해 연결되고, 제2 패드(532)와 제4 패드(542)는 제2 연결 도체 라인(52)에 의해 연결된다. 이에 따라, 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 서로 병렬로 연결된다.

제1 및 제2 패드(531~538)는 회로기판(50)의 외부회로와 직접 연결되지만, 제3 및 제4 패드(541, 542)는 외부회로와 직접 연결되지 않고, 연결 도체 라인(51, 52)과 제1 및 제2 패드(531~538)를 통해 외부회로와 연결된다(도 21 참조). 결국, 제2 커패시터부(CR2)는 제1 및 제2 패드(531, 534)를 통해서 외부회로와 연결된다. 상기 연결 도체 라인(51, 52)은 패드간 연결을 통해 제1 및 제2 커패시터부(CR1, CR2)을 상호 병렬로 연결시키는 역할 뿐만 아니라, 제2 커패시터부(CR2)에 저항을 직렬로 부가시킴으로써 결과적으로 제2 커패시터부의 ESR을 조절하는 것과 실질적으로 동일한 역할을 한다.

도 19는 회로기판(50) 상에 커패시터(200)가 실장된 도 18의 회로기판 장치(50, 100)에 있어서, 제1 커패시터부(도 19(a)), 제2 커패시터부(도 19(b)) 및 회로기판의 실장면에 실장된 적층형 칩 커패시터(도 19(c))의 등가 회로도이다. 도 19(a) 및 도 19(b)에 도시된 바와 같이, 커패시터(200) 내의 제1 커패시터부(CR1)의 등가회로는 정전용량(C1), 인덕턴스(L1) 및 저항(R1)의 직렬 회로로 표시되고, 제2 커패시터부(CR2)의 등가회로도 마찬가지 방식으로 정전용량(C2), 인덕턴스(L2) 및 저항(R2)의 직렬 회로로 표시된다(C1＜C2, L1＜L2, R1＞R2).

연결 도체 라인(51, 52)을 통해 제1 및 제2 커패시터부(CR1, CR2)가 상호 병렬 연결되고 외부회로 단자는 제1 커패시터(CR1)에 접속되므로, 도 19(c)에 도시된 바와 같이, 제1 및 제2 연결 도체 라인(51, 52)의 저항들(Rc)과 인덕턴스들(Lc)이 제2 커패시터부(CR2)의 저항(R2) 및 인덕턴스(L2)에 직접 직렬로 부가되고, 그 직렬 회로부(51, CR2, 52)는 제1 커패시터부(CR1)의 등가회로부(C1-L1-R1)와 병렬로 연결된다. 도 19(c)에는 제1 연결 도체 라인(51)과 제2 연결 도체 라인(52)이 서로 동일한 저항(Rc)과 인덕턴스(Lc)를 갖는 것으로 도시되어 있으나, 각 연결 도체 라인(51, 52)의 저항이나 인덕턴스가 서로 다를 수도 있다.

도 19(c)의 등가회로는, 이를 더 간단히 표시하면 도 20과 같이 나타낼 수 있고, 도 20에서, L2' 및 R2'는 상기 수학식 1과 같다(L2' = L2 + 2Lc, R2' = R2 + 2Rc). 따라서, 연결 도체 라인(51, 52)에 의한 저항(2Rc)의 부가에 의해서, 제2 커패시터부(CR2)의 ESR이 실질적으로 증가하는 것과 같은 효과를 얻게 된다. 결국, 전술한 실시형태와 마찬가지로, 본 실시형태에서도 넓은 주파수 대역에서 일정한 임피던스 특성의 구현이 가능할뿐만 아니라 전체 커패시터의 고주파 대역에서의 ESL은 낮은 값을 유지하게 된다.

도 21는 도 18에 도시된 회로기판의 개략적 평면도이고, 도 22는 도 18의 회로기판 장치의 측단면도이다. 도 21 및 22를 참조하면, 기판(50) 상에 실장 패드(531~538, 541, 542)가 배치되고, 실장 패드를 연결하는 제1 및 제2 연결 도체 라인(51, 52)이 형성되어 있다. 외부 회로(예컨대, 디커플링 커패시터에 전원 전압을 인가하기 위한 회로)의 일부로서 회로기판(50) 내에는 비아들(405a, 405b, 406a, 406b, 407a, 407b, 408a, 408b)이 형성되어 있는데, 이 비아들은 제1 커패시터부에 연결되는 제1 및 제2 패드(531~538)에만 접속된다. 제1 및 제2 패드(531~538) 각각에는 2개 이상의 비아가 접속되고 이 비아를 통해 전류 루프들(CL2)이 형성된다.

(실시예3 및 4)

도 23는 일 실시예에 따른 적층형 칩 커패시터의 주파수 대 임피던스(f-z) 특성을 나타내는 그래프이다. 도 23의 그래프는, 도 15 내지 도 18의 실시형태에 따른 커패시터 및 회로기판 장치를 갖는 샘플에 대한 주파수-임피던스 측정 실험 결과를 나타낸다.

특히, 도 23의 실시예(실시예3) 샘플은, 2.2㎌ 용량의 10단자 1608 사이즈의 적층형 칩 커패시터에 해당한다. 제1 커패시터부의 용량은 0.4㎌이고, 제2 커패시터부의 용량은 1.8㎌이다. 또한 제1 커패시터부의 ESL과 ESR은 각각 110pH와 43mΩ이고, 연결 도체 라인들이 직렬로 부가된 제2 커패시터부의 실질적 ESL 및 ESR(도 18의 L2', R2')은 각각 700pH와 46mΩ이다.

실시예3의 샘플에 대한 주파수-임피던스 측정 실험 결과, 도 23에 도시된 바와 같이, 공진주파수 근방의 주파수 영역(C 영역)에서 평탄한 임피던스 곡선(c)을 나타낸다(평탄한 플랫부에서 약 35mΩ의 일정한 임피던스를 나타냄). 이는, 비교적 넓은 주파수 대역에서 임피던스가 급격한 변화없이 일정한 값을 갖는다는 것을 나타낸다. 실시예3의 임피던스 특성은 비교예의 샘플에 대한 주파수-임피던스 곡선(도 24 참조)과 비교함으로써 더욱 분명하게 보여진다.

도 24는 도 23의 실시예3과 비교예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 비교하여 나타내는 그래프이다. 도 24에 도시된 비교예의 주파수 대 임피던스 특성 곡선(d)은, 종래의 2.2㎌ 용량의 8단자 1608 사이즈의 커패시터 샘플에 대하여 측정한 결과이다. 이 비교예 샘플은, 2개의 커패시터부로 나뉘어지지 않고 각각 4개의 리드를 갖는 이종 극성 내부 전극들이 교대로 반복하여 적층된 구조를 갖는다. 비교예와 실시예3 샘플의 특성치(평균 ESL과 최소 임피던스)를 나타내면 아래 표 3과 같다.

샘플	ESL (평균값, SRF ~ 3GHz)	Min \|Z\|
비교예	58 pH	7.0 mΩ
실시예3	93 pH	35.0 mΩ

도 24에 도시된 바와 같이, 비교예 샘플(d)은 공진 주파수 영역 근방(D 영역)에서 매우 급격한 임피던스 변화를 가짐으로써 주파수-임피던스 곡선에 있어서 뾰족한 극소점이 형성되는 반면에, 실시예3 샘플(c)은 평탄한 플랫부를 갖고 이에 따라 비교예에 비하여 임피던스 변화가 현저히 안정적이다.

도 25는 2가지 실시예(실시예3 및 4)에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 나타내는 그래프이다. 도 25에서 곡선(c)는 상술한 도 23의 실시예3의 샘플을 나타내고, 곡선(c')는 다른 실시예(실시예4)를 나타낸다. 실시예4도 실시예3과 마찬가지로 2.2㎌ 용량의 10단자 1608 사이즈의 적층형 칩 커패시터로서 도 15 내지 도 18의 커패시터 및 회로기판 장치에 해당한다. 적층수 또는 연결 도체 라인의 인덕턴스, 저항의 조절에 의해 아래 표 4에 도시된 바와 같이 실시예3 및 실시예4는 특성치에 차이가 있다.

샘플	ESL (평균값, SRF ~ 3GHz)	Min \|Z\|
실시예4	104 pH	59.6 mΩ
실시예3	93 pH	35.0 mΩ

도 25 및 표 4에 나타난 바와 같이, 실시예4는 실시예3보다 높은 최소 임피던스를 갖는다.

도 26은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이고, 도 27은 도 26의 커패시터를 y축에 평행한 라인을 따라 자른 단면도이며, 도 28는 도 26의 커패시터의 내부 전극 구조를 나타낸 평면도이다. 본 실시형태에서는 2개 커패시터부에 연결되는 외부 전극들이 모두 서로 대향하는 제1 및 제2 측면에 배치된다.

도 26을 참조하면, 적층형 칩 커패시터(300)는 총 8개의 외부 전극(331a, 331b, 332a, 332b, 333a, 333b, 334a, 334b)을 구비한다. 커패시터 본체(310)의 대향하는 제1 및 제2 측면에, 일극성의 제1 외부 전극(331a, 331b)과 타극성의 제2 외부 전극(332a, 332b)이 배치되어 있다. 또한 제1 및 제2 측면에, 일극성의 제3 외부 전극(333a, 333b)과 타극성의 제4 외부 전극(334a, 334b)이 배치되어 있다. 제1 및 제3 외부 전극(331a, 331b, 333a, 333b)은 서로 동일 극성이고, 제2 및 제4 외부 전극(332a, 332b, 334a, 334b)은 서로 동일 극성이다.

도 27 및 28을 참조하면, 본체(310)는 적층방향(z축 방향)을 따라 배열된 제1 커패시터부(CR1a, CR1b: CR1)와 제2 커패시터부(CR2)를 포함한다. 제1 커패시터부(CR1)는 유전체층(311)을 사이에 두고 서로 교대로 배치된 제1 및 제2 내부 전극(321, 322)을 포함한다. 제2 커패시터부(CR2)는 유전체층(311)을 사이에 두고 서로 교대로 배치된 제3 및 제4 내부 전극(323, 324)을 포함한다.

제1 커패시터부(CR1)에 있어서, 제1 내부 전극(321)은 2개의 리드(321a, 321b)를 통해 제1 외부 전극(331a, 331b)과 연결되고, 제2 내부 전극(322)은 2개의 리드(322a, 322b)를 통해 제2 외부 전극(332a, 332b)과 연결된다. 도 28에 도시된 바와 같이, 제1 커패시터부(CR1)에 있어서, 적층방향(z 방향)으로 상호 인접한 이종 극성의 내부 전극들의 리드(즉, 리드(321a, 321b)와 리드(322a, 322b))는 항상 서로 인접하도록 배치된다. 이에 따라 제1 커패시터부의 ESL이 저감되는 잇점을 얻을 수 있다. 제2 커패시터부(CR2)에 있어서는, 제3 내부 전극(323)은 2개의 리드(323a, 323b)를 통해 제3 외부 전극(333a, 333b)에 연결되고, 제4 내부 전극(324)은 2개의 리드(324a, 324b)를 통해 제4 외부 전극(334a, 334b)에 연결된다. 상술한 내부 전극과 외부 전극의 연결 구조에 의하여, 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 적층형 칩 커패시터(300) 내에서 서로 전기적으로 분리되어 있다.

본 실시형태에서도, 제1 커패시터부(CR1)의 정전용량(C1), ESL(L1) 및 ESR(R1)은 제2 커패시터부(CR2)의 정전용량(C2), ESL(L2) 및 ESR(R2)에 대하여, C1＜C2, L1＜L2, R1＞R2가 성립한다. 제1 커패시터부(CR1a, CR1b)가 적층방향의 상부 및 하부 양쪽 단에 위치하고, 제2 커패시터부(CR2)가 그 사이에 끼워져 상하 대칭성을 확보하고 있으나(도 27 참조), 본 발명이 이에 한정되는 것은 아니다. 도 27에서 한쪽 단에만 제1 커패시터부(CR1a)를 형성하고 다른 쪽 단의 제1 커패시터부(CR1b)는 이를 생략할 수도 있다. 이 경우, 상대적으로 작은 ESL을 갖는 제1 커패시터부(CR1a)가 회로기판의 실장면에 인접하게 배치한다.

도 29는 도 26의 커패시터(300)를 회로기판(80)에 실장한 회로기판 장치를 나타낸 사시도이다. 도 29를 참조하면, 회로기판(80)의 실장면에는 제1 패드(831a, 831b), 제2 패드(832a, 832b), 제3 패드(833a, 833b) 및 제4 패드(834a, 834b)가 형성되어 있다.

커패시터(300)는 상대적으로 더 낮은 ESL을 갖는 제1 커패시터부(CR1)가 회로기판(80)의 실장면에 인접하게 위치하도록 상기 실장면 상에 배치된다. 회로기판(80)의 제1 패드(831a, 831b)는 커패시터의 제1 외부 전극(331a, 331b)에 접속되고, 제2 패드(832a, 832b)는 제2 외부 전극(332a, 332b)에 접속되고, 제3 패드(833a, 833b)는 제3 외부 전극(333a, 333b)에 접속되고, 제4 패드(334a, 334b)는 제4 외부 전극(334a, 334b)에 접속된다. 따라서, 제1 패드와 제3 패드는 서로 동일 극성이고, 제2 패드와 제4 패드는 서로 동일 극성을 갖는다.

일극성의 제1 패드(831a, 831b)와 제3 패드(833a, 833b)는 제1 연결 도체 라인(81)에 의해 서로 연결되고, 타극성의 제2 패드(832a, 832b)와 제4 패드(834a, 834b)는 제2 연결 도체 라인(82)에 의해 서로 연결된다. 이에 따라, 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 서로 병렬로 연결된다. 그러나, 필요에 따라, 2개의 제1 연결 도체 라인들(81) 중 하나를 생략할 수 있고, 2개의 제2 연결 도체 라인들(82) 중 하나를 생략할 수도 있다. 또한, 2개 극성의 연결 도체 라인들(81, 82) 중 한쪽 극성의 연결 도체 라인을 생략함으로써, 일극성의 연결 도체 라인(예컨대, 81)만이 존재할 수도 있다(이 경우, 연결 도체 라인에 연결되지 않은 패드는 외부 회로(예컨대, 비아)에 직접 접속될 수 있음).

제1 및 제2 패드(831a, 831b, 832a, 832b)는 회로기판(80)의 외부회로와 직접 연결되지만, 제3 및 제4 패드(833a, 833b, 834a, 834b)는 외부회로와 직접 연결되지 않고, 연결 도체 라인(81, 82)과 제1 및 제2 패드(831a~832b)를 통해 외부회로(예컨대, 비아)와 연결된다(도 30 참조). 결국, 제2 커패시터부(CR2)는 제1 및 제2 패드(831a, 831b, 832a, 832b)를 통해서 외부회로와 연결된다. 상기 연결 도체 라인(81, 82)은 제1 및 제2 커패시터부(CR1, CR2)를 상호 병렬로 연결시키는 역할 뿐만 아니라, 제2 커패시터부(CR2)에 저항을 직렬로 부가시킴으로써 결과적으로 제2 커패시터부의 ESR을 조절하는 것과 실질적으로 동일한 역할을 한다.

도 30은 도 29에 도시된 회로기판의 개략적 평면도이다. 도 30을 참조하면, 기판(80) 상에 실장 패드(831a~834b)가 배치되고, 실장 패드를 연결하는 제1 및 제2 연결 도체 라인(81, 82)이 형성되어 있다. 외부 회로의 일부로서 회로기판(80) 내에는 비아들(701a, 701b, 702a, 702b)이 형성되어 있는데, 이 비아들은 제1 커패시터부에 연결되는 제1 및 제2 패드(831a, 831b, 832a, 832b)에만 접속된다. 제1 및 제2 패드(831a, 831b, 832a, 832b) 각각에는 2개 이상의 비아가 접속된다.

도 31은 회로기판(80) 상에 커패시터(300)가 실장된 도 29의 회로기판 장치(80, 300)에 있어서, 제1 커패시터부(도 31(a)), 제2 커패시터부(도 31(b)) 및 회로기판의 실장면에 실장된 적층형 칩 커패시터(도 31(c))의 등가 회로도이다. 도 31(a) 및 도 31(b)에 도시된 바와 같이, 커패시터(300) 내의 제1 커패시터부(CR1)의 등가회로는 정전용량(C1), 인덕턴스(L1) 및 저항(R1)의 직렬 회로로 표시되고, 제2 커패시터부(CR2)의 등가회로도 마찬가지 방식으로 정전용량(C2), 인덕턴스(L2) 및 저항(R2)의 직렬 회로로 표시된다(C1＜C2, L1＜L2, R1＞R2).

도 31(c)에 도시된 바와 같이, 제1 및 제2 연결 도체 라인(81, 82)의 저항들(Rc)과 인덕턴스들(Lc)이 제2 커패시터부(CR2)의 저항(R2) 및 인덕턴스(L2)에 직접 직렬로 부가되고, 그 직렬 회로부(81, CR2, 82)는 제1 커패시터부(CR1)의 등가회로부(C1-L1-R1)와 병렬로 연결된다. 도 31(c)에 도시된 바와 달리, 각 연결 도체 라인(81, 82)의 저항이나 인덕턴스를 다르게 할 수도 있다. 도 31(c)의 등가회로는, 이를 더 간단히 표시하면 도 32과 같이 나타낼 수 있다(L2' = L2 + 2Lc, R2' = R2 + 2Rc). 따라서, 연결 도체 라인(81, 82)에 의한 저항(2Rc)의 부가에 의해서, 제2 커패시터부(CR2)의 ESR이 실질적으로 증가하는 것과 같은 효과를 얻게 된다. 결국, 본 실시형태에서도 넓은 주파수 대역에서 일정한 임피던스 특성의 구현이 가능할뿐만 아니라 전체 커패시터의 고주파 대역에서의 ESL은 낮은 값을 유지하게 된다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. 예를 들어, 본 발명의 적층형 커패시터에 채용될 수 있는 내부 전극의 형상이나 외부 전극의 수는 전술한 실시형태와 다를 수 있다.

도 1은 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 2는 도 1의 커패시터를 x축에 평행한 라인을 따라 자른 측단면도이다.

도 3은 도 1의 커패시터의 내부 전극 구조를 나타낸 평면도이다.

도 4는 도 1의 커패시터를 회로기판에 실장한 회로기판 장치를 나타낸 사시도이다.

도 5는 도 4의 회로기판 장치에 있어서, 제1 커패시터부(a), 제2 커패시터부(b) 및 회로기판에 실장된 적층형 칩 커패시터(c)의 등가 회로도이다.

도 6은 도 5(c)를 더 간단히 표현한 등가 회로도이다.

도 7은 도 4에 도시된 회로기판의 개략적 평면도이다.

도 8은 도 4의 회로기판 장치의 측단면도이다.

도 9는 일 실시예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 나타내는 그래프이다.

도 10은 도 9의 실시예와 비교예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 비교하여 나타내는 그래프이다.

도 11은 2가지 실시예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 나타내는 그래프이다.

도 12는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 측단면도이다.

도 13은 도 7의 회로기판의 변형예를 나타내는 개략적 평면도이다.

도 14는 도 13의 회로기판에 실장된 적층형 칩 커패시터의 등가회로도로서, 도 5(c)에 대응하는 회로도이다.

도 15는 본 발명의 또 다른 실시형태에 따른 적측형 칩 커패시터의 외형을 나타내는 사시도이다.

도 16은 도 15의 커패시터를 x축에 평행한 라인을 따라 자른 단면도이다.

도 17는 도 15의 커패시터의 내부 전극 구조를 나타낸 평면도이다.

도 18은 도 15의 커패시터를 회로기판에 실장한 회로기판 장치를 나타낸 사시도이다.

도 19은 도 18의 회로기판 장치에 있어서, 제1 커패시터부(a), 제2 커패시터부(b) 및 회로기판에 실장된 적층형 칩 커패시터(c)의 등가 회로도이다.

도 20은 도 19(c)를 더 간단히 표현한 등가 회로도이다.

도 21는 도 18에 도시된 회로기판의 개략적 평면도이다.

도 22은 도 18의 회로기판 장치의 측단면도이다.

도 23은 일 실시예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 나타내는 그래프이다.

도 24는 도 23의 실시예와 비교예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 비교하여 나타내는 그래프이다.

도 25은 2가지 실시예에 따른 적층형 칩 커패시터의 주파수 대 임피던스 특성을 나타내는 그래프이다.

도 26은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 27은 도 26의 커패시터를 x축에 평행한 라인을 따라 자른 단면도이다.

도 28은 도 26의 커패시터의 내부 전극 구조를 나타낸 평면도이다.

도 29는 도 26의 커패시터를 회로기판에 실장한 회로기판 장치를 나타낸 사시도이다.

도 30은 도 29에 도시된 회로기판의 개략적 평면도이다.

도 31은 도 29의 회로기판 장치에 있어서, 제1 커패시터부(a), 제2 커패시터부(b) 및 회로기판에 실장된 적층형 칩 커패시터(c)의 등가 회로도이다.

도 32는 도 31(c)를 더 간단히 표현한 등가회로도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 적층형 칩 커패시터 110: 커패시터 본체

110: 커패시터 본체 111: 유전체층

121: 제1 내부 전극 122: 제2 내부 전극

123: 제3 내부 전극 124: 제4 내부 전극

121a, 122: 리드 131~134: 외부 전극

20: 회로기판 31~34: 실장 패드

21: 제1 연결 도체 라인 22: 제2 연결 도체 라인

Claims

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복수의 유전체층이 적층된 적층 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 측면 상에 형성된 복수의 외부 전극을 구비한 적층형 칩 커패시터로서,

상기 커패시터 본체는 상기 적층 방향을 따라 배열된 제1 커패시터부와, 제2 커패시터부를 포함하고,

상기 제1 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 적어도 한 쌍의 제1 및 제2 내부 전극 - 상기 제1 및 제2 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고,

상기 제2 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 복수의 제3 및 제4 내부 전극- 상기 제3 및 제4 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고,

상기 복수의 외부 전극은, 상기 제1 내부 전극과 연결되는 하나 이상의 제1 외부 전극과, 상기 제2 내부 전극과 연결되는 하나 이상의 제2 외부 전극과, 상기 제3 내부 전극과 연결되는 하나 이상의 제3 외부 전극과, 상기 제4 내부 전극과 연결되는 하나 이상의 제4 외부 전극을 포함하고,

상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작고, 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 크며,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 제1 및 제2 측면에 배치되고, 상기 제1 및 제2 내부 전극은 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 다른 2개 측면에 배치되되,

상기 적층형 칩 커패시터는, 제1 내지 제4 외부 전극이 각각 1개씩 있는 4단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
복수의 유전체층이 적층된 적층 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 측면 상에 형성된 복수의 외부 전극을 구비한 적층형 칩 커패시터로서,

상기 커패시터 본체는 상기 적층 방향을 따라 배열된 제1 커패시터부와, 제2 커패시터부를 포함하고,

상기 제1 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 적어도 한 쌍의 제1 및 제2 내부 전극 - 상기 제1 및 제2 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고,

상기 제2 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 복수의 제3 및 제4 내부 전극- 상기 제3 및 제4 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고,

상기 복수의 외부 전극은, 상기 제1 내부 전극과 연결되는 하나 이상의 제1 외부 전극과, 상기 제2 내부 전극과 연결되는 하나 이상의 제2 외부 전극과, 상기 제3 내부 전극과 연결되는 하나 이상의 제3 외부 전극과, 상기 제4 내부 전극과 연결되는 하나 이상의 제4 외부 전극을 포함하고,

상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작고, 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 크며,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 제1 및 제2 측면에 배치되고, 상기 제1 및 제2 내부 전극은 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 다른 2개 측면에 배치되되,

상기 제1 및 제2 측면간 거리는 상기 제3 및 제4 측면간 거리보다 작은 것을 특징으로 하는 적층형 칩 커패시터.
복수의 유전체층이 적층된 적층 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 측면 상에 형성된 복수의 외부 전극을 구비한 적층형 칩 커패시터로서,

상기 커패시터 본체는 상기 적층 방향을 따라 배열된 제1 커패시터부와, 제2 커패시터부를 포함하고,

상기 제1 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 적어도 한 쌍의 제1 및 제2 내부 전극 - 상기 제1 및 제2 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고,

상기 제2 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 복수의 제3 및 제4 내부 전극- 상기 제3 및 제4 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고,

상기 복수의 외부 전극은, 상기 제1 내부 전극과 연결되는 하나 이상의 제1 외부 전극과, 상기 제2 내부 전극과 연결되는 하나 이상의 제2 외부 전극과, 상기 제3 내부 전극과 연결되는 하나 이상의 제3 외부 전극과, 상기 제4 내부 전극과 연결되는 하나 이상의 제4 외부 전극을 포함하고,

상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작고, 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 크며,

상기 본체의 서로 대향하는 제1 및 제2 측면에 복수의 상기 제1 및 제2 외부 전극이 교대로 배치되고, 상기 제1 및 제2 내부 전극은 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 다른 2개의 측면에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제1 커패시터부에 있어서, 상기 제1 및 제2 내부 전극 각각은 2개의 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고,

상기 제2 커패시터부에 있어서, 상기 제3 및 제4 내부 전극 각각은 1개의 리드를 통해 상기 제3 및 제4 외부 전극에 각각 연결된 것을 특징으로 하는 적층형 칩 커패시터.
제11항에 있어서,

상기 적층형 칩 커패시터는, 4개의 제1 외부 전극, 4개의 제2 외부 전극, 1개의 제3 외부 전극 및 1개의 제4 외부 전극을 갖는 10단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제1 커패시터부 내의 동일 극성을 갖는 내부 전극들은 상기 제1 및 제2 외부 전극 중 동일 극성을 갖는 외부 전극에 의해 모두 전기적으로 연결된 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제1 커패시터부 내에 있어서, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 적층 방향에서 볼 때 항상 서로 인접하도록 배치된 것을 특징으로 하는 적층형 칩 커패시터.
복수의 유전체층이 적층된 적층 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 측면 상에 형성된 복수의 외부 전극을 구비한 적층형 칩 커패시터로서,

상기 커패시터 본체는 상기 적층 방향을 따라 배열된 제1 커패시터부와, 제2 커패시터부를 포함하고,

상기 제1 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 적어도 한 쌍의 제1 및 제2 내부 전극 - 상기 제1 및 제2 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고,

상기 제2 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 복수의 제3 및 제4 내부 전극- 상기 제3 및 제4 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고,

상기 복수의 외부 전극은, 상기 제1 내부 전극과 연결되는 하나 이상의 제1 외부 전극과, 상기 제2 내부 전극과 연결되는 하나 이상의 제2 외부 전극과, 상기 제3 내부 전극과 연결되는 하나 이상의 제3 외부 전극과, 상기 제4 내부 전극과 연결되는 하나 이상의 제4 외부 전극을 포함하고,

상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작고, 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 크며,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 제1 및 제2 측면에 배치되고, 상기 제1 및 제2 내부 전극은 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고, 상기 제3 및 제4 외부 전극은 상기 제1 및 제2 측면에 배치되고, 상기 제3 및 제4 내부 전극은 리드를 통해 상기 제3 및 제4 외부 전극에 연결된 것을 특징으로 하는 적층형 칩 커패시터.
제15항에 있어서,

상기 제1 커패시터부에 있어서, 상기 제1 및 제2 내부 전극 각각은 2개 이상의 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고,

상기 제2 커패시터부에 있어서, 상기 제3 및 제4 내부 전극 각각은 1개 이상의 리드를 통해 상기 제3 및 제4 외부 전극에 각각 연결된 것을 특징으로 하는 적층형 칩 커패시터.
복수의 유전체층이 적층된 적층 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 측면 상에 형성된 복수의 외부 전극을 구비한 적층형 칩 커패시터로서, 상기 커패시터 본체는 상기 적층 방향을 따라 배열된 제1 커패시터부와, 제2 커패시터부를 포함하고, 상기 제1 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 적어도 한 쌍의 제1 및 제2 내부 전극 - 상기 제1 및 제2 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고, 상기 제2 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 복수의 제3 및 제4 내부 전극- 상기 제3 및 제4 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고, 상기 복수의 외부 전극은, 상기 제1 내부 전극과 연결되는 하나 이상의 제1 외부 전극과, 상기 제2 내부 전극과 연결되는 하나 이상의 제2 외부 전극과, 상기 제3 내부 전극과 연결되는 하나 이상의 제3 외부 전극과, 상기 제4 내부 전극과 연결되는 하나 이상의 제4 외부 전극을 포함하고, 상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작고, 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 큰 것을 특징으로 하는 적층형 칩 커패시터; 및

상기 적층형 칩 커패시터가 실장된 실장면과, 상기 적층형 칩 커패시터에 전기적으로 연결되는 외부 회로를 갖는 회로기판을 포함하고,

상기 회로기판의 실장면에는, 상기 적층형 칩 커패시터의 외부 전극에 접속되는 복수의 실장 패드가 형성되어 있고, 상기 적층형 칩 커패시터는, 상기 제2 커패시터부보다 상기 제1 커패시터부가 상기 실장면에 더 인접하게 위치하도록 배치되고,

상기 복수의 실장 패드는, 상기 제1 외부 전극에 접속되는 제1 패드, 상기 제2 외부 전극에 접속되는 제2 패드, 상기 제3 외부 전극에 접속되는 제3 패드 및 상기 제4 외부 전극에 접속되는 제4 패드를 포함하며,

상기 제1 패드와 제3 패드를 연결하거나 상기 제2 패드와 제4 패드를 연결하는 연결 도체 라인이 적어도 하나 형성되어 있고,

상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결되고, 상기 연결 도체 라인에 연결된 제3 또는 제4 패드는 상기 연결 도체 라인에 연결된 제1 또는 제2 패드를 통해 외부 회로와 연결된 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 적어도 하나의 연결 도체 라인은, 상기 제1 패드와 제3 패드를 연결하는 제1 연결 도체 라인과, 상기 제2 패드와 제4 패드를 연결하는 제2 연결 도체 라인을 포함하는 것을 특징으로 하는 회로기판 장치.
제18항에 있어서,

상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결되고, 상기 제3 및 제4 패드는 상기 제1 및 제2 패드를 통해 상기 외부회로와 연결된 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 제1 커패시터부는 동일 극성의 패드를 연결하는 상기 연결 도체 라인에 의해 상기 제2 커패시터부와 연결된 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 연결 도체 라인은 제2 커패시터부와 직렬로 연결되고, 상기 연결 도체 라인의 길이 또는 폭의 조절을 통해 상기 제2 커패시터부의 ESR이 조절가능한 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 제2 커패시터부는 상기 제1 및 제2 패드를 통해 상기 외부회로와 연결된 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 회로기판에 실장된 상기 적층형 칩 커패시터는 주파수-임피던스 곡선에 서 평탄한 플랫부를 갖는 임피던스 특성을 나타내는 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 회로 기판 내부에는, 상기 외부 회로의 일부로서 상기 제1 및 제2 패드에 접속된 비아들이 형성된 것을 특징으로 하는 회로기판 장치.
제24항에 있어서,

상기 제1 패드에 접속되는 비아는 상기 제2 패드에 인접하도록 배치되고, 상기 제2 패드에 접속되는 비아는 상기 제1 패드에 인접하도록 배치된 것을 특징으로 하는 회로기판 장치.
제24항에 있어서,

상기 제1 및 제2 패드 각각에는 2개 이상의 비아들이 접속된 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 제1 커패시터부는 상기 적층방향에서의 적어도 한쪽 단에 위치한 것을 특징으로 하는 회로기판 장치.
제27항에 있어서,

상기 적층방향에 있어서 상기 커패시터 본체 내의 양쪽 단에 2개의 상기 제1 커패시터부가 배치되어 있고, 상기 제2 커패시터부가 상기 제1 커패시터부 사이에 배치된 것을 특징으로 하는 회로기판 장치.
제28항에 있어서,

상기 양쪽 단의 제1 커패시터는 서로 대칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 갖는 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 제2 커패시터부 내의 제3 및 제4 내부 전극의 총 적층수는 상기 제1 커패시터부 내의 제1 및 제2 내부 전극의 총 적층수보다 큰 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 제1 커패시터부와 제2 커패시터부는 상기 적층형 칩 커패시터 내에서 전기적으로 서로 분리된 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 제1 및 제2 측면에 배치되고, 상기 제1 및 제2 내부 전극은 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 다른 2개 측면에 배치된 것을 특징으로 하는 회로기판 장치.
제32항에 있어서,

상기 적층형 칩 커패시터는, 제1 내지 제4 외부 전극이 각각 1개씩 있는 4단자 커패시터인 것을 특징으로 하는 회로기판 장치.
제32항에 있어서,

상기 제1 및 제2 측면간 거리는 상기 제3 및 제4 측면간 거리보다 작은 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 본체의 서로 대향하는 제1 및 제2 측면에 복수의 상기 제1 및 제2 외부 전극이 교대로 배치되고, 상기 제1 및 제2 내부 전극은 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 본체의 서로 대향하는 다른 2개의 측면에 배치된 것을 특징으로 하는 회로기판 장치.
제35항에 있어서,

상기 제1 커패시터부에 있어서, 상기 제1 및 제2 내부 전극 각각은 2개의 리 드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고,

상기 제2 커패시터부에 있어서, 상기 제3 및 제4 내부 전극 각각은 1개의 리드를 통해 상기 제3 및 제4 외부 전극에 각각 연결된 것을 특징으로 하는 회로기판 장치.
제36항에 있어서,

상기 적층형 칩 커패시터는, 4개의 제1 외부 전극, 4개의 제2 외부 전극, 1개의 제3 외부 전극 및 1개의 제4 외부 전극을 갖는 10단자 커패시터인 것을 특징으로 하는 회로기판 장치.
제35항에 있어서,

상기 제1 커패시터부 내의 동일 극성을 갖는 내부 전극들은 상기 제1 및 제2 외부 전극 중 동일 극성을 갖는 외부 전극에 의해 모두 전기적으로 연결된 것을 특징으로 하는 회로기판 장치.
제35항에 있어서,

상기 제1 커패시터부 내에 있어서, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 적층 방향에서 볼 때 항상 서로 인접하도록 배치된 것을 특징으로 하는 회로기판 장치.
제17항에 있어서,

상기 제1 및 제2 외부 전극은 상기 커패시터 본체의 서로 대향하는 제1 및 제2 측면에 배치되고, 상기 제1 및 제2 내부 전극은 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고, 상기 제3 및 제4 외부 전극은 상기 제1 및 제2 측면에 배치되고, 상기 제3 및 제4 내부 전극은 리드를 통해 상기 제3 및 제4 외부 전극에 연결된 것을 특징으로 하는 회로기판 장치.
제40항에 있어서,

상기 제1 커패시터부에 있어서, 상기 제1 및 제2 내부 전극 각각은 2개 이상의 리드를 통해 상기 제1 및 제2 외부 전극에 각각 연결되고,

상기 제2 커패시터부에 있어서, 상기 제3 및 제4 내부 전극 각각은 1개 이상의 리드를 통해 상기 제3 및 제4 외부 전극에 각각 연결된 것을 특징으로 하는 회로기판 장치.
복수의 유전체층이 적층된 적층 구조를 갖는 커패시터 본체와, 상기 커패시터 본체의 측면 상에 형성된 복수의 외부 전극을 구비한 적층형 칩 커패시터로서, 상기 커패시터 본체는 상기 적층 방향을 따라 배열된 제1 커패시터부와, 제2 커패시터부를 포함하고, 상기 제1 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 적어도 한 쌍의 제1 및 제2 내부 전극 - 상기 제1 및 제2 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고, 상기 제2 커패시터부는, 상기 본체 내부에서 상기 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 복수의 제3 및 제4 내부 전극- 상기 제3 및 제4 내부 전극은 서로 다른 극성을 가짐 - 을 포함하고, 상기 복수의 외부 전극은, 상기 제1 내부 전극과 연결되는 하나 이상의 제1 외부 전극과, 상기 제2 내부 전극과 연결되는 하나 이상의 제2 외부 전극과, 상기 제3 내부 전극과 연결되는 하나 이상의 제3 외부 전극과, 상기 제4 내부 전극과 연결되는 하나 이상의 제4 외부 전극을 포함하고, 상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작고, 제1 커패시터부의 ESR은 제2 커패시터부의 ESR보다 큰 것을 특징으로 하는 적층형 칩 커패시터를 실장하기 위한 실장면; 및

상기 적층형 칩 커패시터에 전기적으로 연결되는 외부 회로를 포함하고,

상기 실장면에는, 상기 적층형 칩 커패시터의 외부 전극에 접속되는 복수의 실장 패드가 형성되어 있고,

상기 복수의 실장 패드는, 상기 제1 외부 전극에 접속되는 제1 패드, 상기 제2 외부 전극에 접속되는 제2 패드, 상기 제3 외부 전극에 접속되는 제3 패드 및 상기 제4 외부 전극에 접속되는 제4 패드를 포함하고,

상기 실장면에는, 상기 제1 패드와 제3 패드를 연결하거나 상기 제2 패드와 제4 패드를 연결하는 연결 도체 라인이 적어도 하나 형성되어 있고,

상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결되고, 상기 연결 도체 라인에 연결된 제3 또는 제4 패드는 상기 연결 도체 라인에 연결된 제1 또는 제2 패드를 통해 외부 회로와 연결된 것을 특징으로 하는 회로기판.
제42항에 있어서,

상기 적어도 하나의 연결 도체 라인은, 상기 제1 패드와 제3 패드를 연결하는 제1 연결 도체 라인과, 상기 제3 패드와 제4 패드를 연결하는 제2 연결 도체 라인을 포함하는 것을 특징으로 하는 회로기판.
제43항에 있어서,

상기 제1 및 제2 패드는 상기 외부 회로와 직접 연결되고, 상기 제3 및 제4 패드는 상기 제1 및 제2 패드를 통해 상기 외부회로와 연결된 것을 특징으로 하는 회로기판.
제42항에 있어서,

상기 회로 기판의 내부에는, 상기 외부 회로의 일부로서 상기 제1 및 제2 패드에 접속된 비아들이 형성된 것을 특징으로 하는 회로기판.
제45항에 있어서,

상기 제1 패드에 접속되는 비아는 상기 제2 패드에 인접하도록 배치되고, 상기 제2 패드에 접속되는 비아는 상기 제1 패드에 인접하도록 배치된 것을 특징으로 하는 회로기판.
제45항에 있어서,

상기 제1 및 제2 패드 각각에는 2개 이상의 비아들이 접속된 것을 특징으로 하는 회로기판.