KR102109637B1 - 적층형 커패시터 - Google Patents

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Abstract

본 발명은, 유전체층과 제1 및 제2 내부 전극을 포함하는 바디; 및 상기 바디의 양 단부에 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극은, 단부가 상기 바디의 두께 방향의 중앙을 향해 휘어지며 상기 바디의 양 단면을 통해 각각 노출되고, 상기 제1 및 제2 외부 전극의 상하 면이 상기 바디의 상하 면과 각각 하나의 평평한 면을 이루게 되는 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터는 소형이고 고용량이 보장되며 실장이 용이한 특징을 가지고 있어서, 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층형 커패시터는 유전체층 및 내부 전극을 포함하는 바디와 외부 전극을 포함한다.
종래의 외부 전극은 바디의 표면에 도전성 페이스트를 디핑(Dipping) 방식으로 도포하여 형성한다.
그러나, 상기 디핑 방식의 특성과 바디 표면에 도포되는 도전성 페이스트의 표면 장력으로 인해 외부 전극의 형상이 바디의 단부를 둥글게 감싸는 형태가 되고, 이에 외부 전극의 폭-두께 단면의 반경이 바디의 폭-두께 단면의 면적 보다 지나치게 커지게 된다.
최근 전자 부품의 소형화에 따라 적층형 커패시터도 소형화 및 실장 부피의 축소가 요구되고 있는데, 외부 전극의 폭-두께 단면의 반경이 바디의 폭-두께 단면의 면적 보다 지나치게 크면 적층형 커패시터를 기판에 실장할 때 실장 부피가 더 필요하게 되는 문제가 발생한다.
국내공개특허 제2014-0092107호 일본등록특허 제10-1422928호
본 발명의 목적은 실장시 실장 부피를 줄일 수 있도록 한 적층형 커패시터를 제공하는데 있다.
본 발명의 일 측면은, 유전체층과 제1 및 제2 내부 전극을 포함하는 바디; 및 상기 바디의 양 단부에 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극은, 단부가 상기 바디의 두께 방향의 중앙을 향해 휘어지며 상기 바디의 양 단면을 통해 각각 노출되고, 상기 제1 및 제2 외부 전극의 상하 면이 상기 바디의 상하 면과 각각 하나의 평평한 면을 이루게 되는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극(131, 132)의 Y-Z 단면의 면적이 바디의 Y-Z 단면의 면적과 같을 수 있다.
본 발명의 일 실시 예에서, 상기 바디는 길이 방향의 양면에서 상하 단부가 중앙을 향해 수축되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 바디는, 상기 유전체층의 평균 두께가 0.4㎛ 이하이고, 상기 제1 및 제2 내부 전극의 평균 두께가 긱긱 0.4㎛ 이하이며, 내부 전극이 노출되는 면에서 상하로 위치한 내부 전극의 간격이 0.8㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 적층형 커패시터는, 총 길이가 10mm 이하이고, 총 폭이 5mm 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 바디는, 서로 대향하는 제1 및 제2 면과 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 유전체층을 사이에 두고 일단이 상기 바디의 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 제1 및 제2 내부 전극을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 외부 전극의 상하 면이 바디의 상하 면과 각각 하나의 평평한 면을 이루도록 하여 적층형 커패시터의 실장 부피를 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 도 1의 I-I’선 단면도이다.
도 4는 도 1의 II-II’선 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 본 실시 형태에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극을 각각 나타낸 평면도이고, 도 3은 도 1의 I-I’선 단면도이고, 도 4는 도 1의 II-II’선 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 유전체층(111)과 제1 및 제2 내부 전극(21, 122)의 적층 구조를 포함하는 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 예의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.
또한, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 바디(110)의 제1 면(1)일 수 있다.
본 실시 예의 적층형 커패시터(100)는, X방향의 총 길이가 10mm이하이고, Y방향의 총 폭이 5mm 이하일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 바다(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 단부(121a, 122a)가 바디(110)의 Z방향의 중앙을 향해 각각 휘어지도록 구성된다.
이렇게 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 본 실시 예의 바디(110)는, 유전체층(111)의 평균 두께가 0.4㎛ 이하이고, 제1 및 제2 내부 전극(121, 122)의 평균 두께가 각각 0.4㎛ 이하이다.
그리고, 제1 또는 제2 내부 전극(121, 122)이 노출되는 바디(110)의 제3 및 제4 면(3, 4)에서 상하로 인접한 제1 내부 전극(121) 간의 간격 및 제2 내부 전극(122) 간의 간격은 0.8㎛ 이하일 수 있다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 바디(110)의 X방향의 양 단부의 제3 및 제4 면(3, 4)에 각각 배치된다.
이에 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)의 단부(121a, 122a)가 바디(110)의 제3 및 제4 면(3, 4)으로 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)의 상면은 바디(110)의 상면인 제2 면(2)과 하나의 평평한 면을 이루게 되고, 제1 및 제2 외부 전극(131, 132)의 하면은 바디(110)의 하면인 제1 면(1)과 하나의 평평한 면을 이루게 된다
이때, 제1 및 제2 외부 전극(131, 132)은 도금층을 더 포함할 수 있다.
상기 도금층은, 니켈 도금층 및 상기 니켈 도금층을 커버하는 주석(Sn) 도금층을 포함할 수 있다.
적층형 커패시터가 소형화될수록 외부 전극의 Y-Z 단면의 반경이 작아져야 기판에 실장시 실장 부피를 줄일 수 있다.
만약, 바디에서 수축이 발생하지 않는다고 가정하면, 외부 전극의 Y-Z 단면의 반경을 최소화 시키기 위해서는 외부 전극의 Y-Z 단면의 반경이 바디의 Y- Z 단면의 반경과 같거나 거의 유사한 수준까지 작아져야 한다.
바디(110)의 끝단이 수축하는 것은 자연스러운 현상이며, 본 실시 예에 따르면, 제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 단부(121a, 122a)가 바디(110)의 Z방향의 중앙을 향해 각각 더 휘어지도록 구성됨으로써, 바디(110)의 X방향의 양 단부에 발생하는 단차가 더 심화된다.
즉, 바디(110)의 제3 및 제4 면(3, 4)에서 상하 단부가 일반적인 적층형 커패시터에 비해 상대적으로 더 심하게 수축되어 바디(110)의 X방향의 양 단부는 중앙부에 비하여 크게 좁아진 형태를 띄게 된다.
따라서, 바디(110)의 X방향의 양 단부가 좁아지면서 생성되는 공간에 제1 및 제2 외부 전극(131, 132)이 형성될 수 있고, 이에 제1 및 제2 외부 전극(131, 132)의 Z방향으로의 길이가 감소하므로, 제1 및 제2 외부 전극(131, 132)의 상하 면은 바디(110)의 제2 및 제1 면(2, 1)과 각각 하나의 평평한 면을 이루게 된다.
이와 같은 작용에 의해, 제1 및 제2 외부 전극(131, 132)의 Z방향으로의 길이가 감소하여 Y-Z 단면의 면적이 종래의 적층형 커패시터의 바디의 Y-Z 단면의 면적에 비하여 감소하며, 이에 제1 및 제2 외부 전극(131, 132)이 바디(110)의 Z방향의 상하로 돌출되지 않은 구조를 가지는 적층형 커패시터(100)를 제조할 수 있어서, 적층형 커패시터(100)를 기판에 실장시 실장에 요구되는 부피를 감소시킬 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
121a, 122a: 단부
131, 132: 제1 및 제2 외부 전극

Claims (6)

  1. 유전체층과 제1 및 제2 내부 전극을 포함하는 바디; 및
    상기 바디의 양 단부에 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 내부 전극은, 단부가 상기 바디의 두께 방향의 중앙을 향해 휘어지며 상기 바디의 양 단면을 통해 각각 노출되고,
    상기 제1 및 제2 외부 전극의 평평한 상하 면이 상기 바디의 평평한 상하 면과 각각 하나의 평평한 면을 이루게 되며,
    상기 제1 및 제2 외부 전극의 평평한 상하 면이 상기 바디의 평평한 상하 면과 각각 만나는 곳에서부터 상기 바디의 양 단면까지 상기 바디의 두께가 점차 감소하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 전극(131, 132)의 Y-Z 단면의 면적이 바디의 Y-Z 단면의 면적과 같은 적층형 커패시터.
  3. 삭제
  4. 제1항에 있어서,
    상기 바디는, 상기 유전체층의 평균 두께가 0.4㎛ 이하이고, 상기 제1 및 제2 내부 전극의 평균 두께가 긱긱 0.4㎛ 이하이며, 내부 전극이 노출되는 면에서 상하로 위치한 내부 전극의 간격이 0.8㎛ 이하인 적층형 커패시터.
  5. 제1항에 있어서,
    총 길이가 10mm 이하이고, 총 폭이 5mm 이하인 적층형 커패시터.
  6. 제1항에 있어서,
    상기 바디는, 서로 대향하는 제1 및 제2 면과 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면을 포함하고, 유전체층을 사이에 두고 일단이 상기 바디의 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 제1 및 제2 내부 전극을 포함하는 적층형 커패시터.
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