JP7178886B2 - 積層セラミック電子部品及び実装基板 - Google Patents

Description

本発明は、低背型の積層セラミック電子部品及びそれを実装した実装基板に関する。

電子機器の小型化に伴って、積層セラミック電子部品の低背化が求められている。特許文献１には、例えばセラミック本体の厚さが１２０μｍ以下である積層セラミックキャパシタが開示されている。

特開２０１４－１３０９９９号公報

一般に、積層セラミック電子部品では、部品同士の衝突や外部からの衝撃に起因する部品の欠損を抑制するために、セラミック素体に対してバレル研磨等によって面取り加工が行われる。積層セラミック電子部品が低背型の場合、セラミック素体の表面と内部電極の距離が近いため、部品の欠損不良を確実に防止できるような面取り加工を行うことが難しかった。

以上のような事情に鑑み、本発明の目的は、欠損不良を防止できる積層セラミック電子部品及びそれを実装した実装基板を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体を具備する。
上記セラミック素体は、第１方向に積層された内部電極と、上記第１方向に向いた主面と、上記第１方向に直交する第２方向に向いた第１側面と、上記主面及び上記第１側面の間を接続し凸状に湾曲する稜部と、を有し、上記第１方向における第１寸法が１２０μｍ以下である。
上記稜部は、
上記セラミック素体の上記第１方向に沿った断面において、上記稜部の上記第１方向の寸法Ｒａと上記第２方向の寸法ＲｂとがＲｂ／Ｒａ＞３．０の条件を満たす。

この構成では、厚みの薄い低背型の積層セラミック電子部品において、稜部を、楕円弧に近い形状で湾曲させることができる。これにより、セラミック素体が薄い場合であっても稜部が十分に丸みを帯び、外部からの衝撃に対する稜部の欠損不良を防止できる。

上記セラミック素体は、
上記第１方向及び上記第２方向に直交する第３方向に向いた第２側面をさらに有し、上記第２方向における第２寸法が、上記第１寸法の２倍以上であって上記第３方向における第３寸法以下であってもよい。
これにより、積層セラミック電子部品を、さらに厚みが薄く扁平な形状で構成でき、小型化することができる。

上記積層セラミック電子部品では、上記第１寸法に対するＲａの比が、０．１以上０．３以下であってもよい。
これにより、稜部の大きさを適度に規制し、セラミック素体の表面と内部電極との距離を十分に確保することができる。これにより、積層セラミック電子部品の耐環境性を高め、信頼性を良好にすることができる。

上記稜部が、さらにＲｂ／Ｒａ＜５．０の条件を満たすように湾曲してもよく、さらにＲｂ／Ｒａ＜４．０の条件を満たすように湾曲してもよい。
これにより、主面全体が丸みを帯びることを防止し、実装時に主面でなく周面が垂直方向に向くように回ってしまう不良を防止できる。

好ましくは、上記第１寸法が、８０μｍ以下であってもよく、さらに上記第１寸法が、４０μｍ以上６０μｍ以下であってもよい。
これにより、積層セラミック電子部品をさらに低背に構成することができる。

さらに、本発明の他の実施形態に係る実装基板は、上記積層セラミック電子部品を実装していてもよい。

以上のように、本発明によれば、欠損不良を防止できる積層セラミック電子部品及びそれを実装した実装基板を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。 図３の拡大図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造装置を示す図であり、Ａが側面図、Ｂが平面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の全体構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、２つの外部電極１４と、を具備する。外部電極１４はそれぞれ、セラミック素体１１の表面に形成されている。

セラミック素体１１は、Ｙ軸方向を向いた２つの第１側面１１ｂと、Ｘ軸方向を向いた２つの第２側面１１ａと、Ｚ軸方向を向いた２つの主面１１ｃと、主面１１ｃと第１側面１１ｂとの間を接続する稜部１１ｅと、を有する。側面１１ａ，１１ｂ及び主面１１ｃは、例えば、段差などを含まない一様な面で構成されている。

稜部１１ｅは、凸状に湾曲する曲面で構成される。稜部１１ｅの詳細な構成については、後述する。

積層セラミックコンデンサ１０のＺ軸方向の外部電極１４を含む寸法Ｔ'は、例えば１５０μｍ以下であり、低背型に構成されている。セラミック素体１１のＺ軸方向の高さ寸法Ｔは、１２０μｍ以下であり、好ましくは８０μｍ以下であり、例えば４０μｍ以上６０μｍ以下であってもよい。これにより、積層セラミックコンデンサ１０を小型化することができる。

セラミック素体１１のＸ軸方向の寸法Ｌは、例えば０．２ｍｍ～２．０ｍｍ、Ｙ軸方向の寸法Ｗは、例えば０．２ｍｍ～２．０ｍｍである。なお、積層セラミックコンデンサ１０の各寸法は、各方向に沿って最も大きい部分の寸法とする。セラミック素体１１は、本実施形態において、寸法Ｗが寸法Ｌ以上であり、例えばＹ軸方向に長手を有する。

本実施形態において、セラミック素体１１のＸ軸方向の寸法Ｌは、セラミック素体１１のＺ軸方向における寸法Ｔの２倍以上であって、Ｙ軸方向における寸法Ｗ以下である。つまり、寸法Ｌ及び寸法Ｗのうち、最小となる方の寸法を寸法Ｔの２倍以上とすることができる。これにより、積層セラミックコンデンサ１０を扁平な形状に構成でき、より小型化することができる。

セラミック素体１１は、容量形成部１６と、カバー部１７と、サイドマージン部１８と、を有する。容量形成部１６は、セラミック素体１１のＹ軸及びＺ軸方向における中央部に配置されている。カバー部１７は容量形成部１６をＺ軸方向から覆い、サイドマージン部１８は容量形成部１６をＹ軸方向から覆っている。

より詳細に、カバー部１７は、容量形成部１６のＺ軸方向両側にそれぞれ配置されている。サイドマージン部１８は、容量形成部１６のＹ軸方向両側にそれぞれ配置されている。カバー部１７及びサイドマージン部１８は、主に、容量形成部１６を保護するとともに、容量形成部１６の周囲の絶縁性を確保する機能を有する。

容量形成部１６は、複数の第１内部電極１２と、複数の第２内部電極１３と、がセラミック層１５（図３参照）を介してＺ軸方向に積層されている。内部電極１２，１３は、いずれもＸ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。

内部電極１２，１３はそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の内部電極として機能する。内部電極１２，１３を形成する電気の良導体としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金が用いられる。

図２に示すように、内部電極１２，１３は、２つの第２側面１１ａにそれぞれ形成された外部電極１４と接続される。第１内部電極１２は、例えばセラミック素体１１の第２側面１１ａの一方に引き出され、一方の外部電極１４に接続されている。第２内部電極１３は、第２側面１１ａの他方に引き出され、他方の外部電極１４に接続されている。

セラミック層１５は、誘電体セラミックスによって形成されている。積層セラミックコンデンサ１０では、内部電極１２，１３間の各セラミック層１５の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

また、上記誘電体セラミックスは、チタン酸バリウム系以外にも、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などであってもよい。

カバー部１７及びサイドマージン部１８も、誘電体セラミックスによって形成されている。カバー部１７及びサイドマージン部１８を形成する材料は、絶縁性セラミックスであればよいが、容量形成部１６と同様の組成系の材料を用いることより、製造効率が向上するとともに、セラミック素体１１における内部応力が抑制される。

上記の構成により、積層セラミックコンデンサ１０では、外部電極１４の間に電圧が印加されると、容量形成部１６において内部電極１２，１３の間の複数のセラミック層１５に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１４の間の電圧に応じた電荷が蓄えられる。

［稜部１１ｅの構成］
図４は、図３の拡大図であり、稜部１１ｅの構成を示す。稜部１１ｅは、第１側面１１ｂと主面１１ｃとの間に形成される。

稜部１１ｅは、セラミック素体１１のＺ軸方向に沿った断面において、稜部１１ｅのＺ軸方向の寸法ＲａとＹ軸方向の寸法ＲｂとがＲｂ／Ｒａ＞３．０の条件を満たす。

稜部１１ｅのＺ軸方向の寸法Ｒａと、稜部１１ｅのＹ軸方向の寸法Ｒｂとは、第１側面１１ｂと接しＺ軸方向に延びる第１接線Ｌａと、主面１１ｃと接しＹ軸方向に延びる第２接線Ｌｂと、を用いて、以下のように表される。
寸法Ｒａは、第１接線Ｌａとの接点である稜部１１ｅの第１端部Ｐａと、第１接線Ｌａ及び第２接線Ｌｂの交点Ｓとの距離とする。
寸法Ｒｂは、第２接線Ｌｂとの接点である稜部１１ｅの第２端部Ｐｂと、交点Ｓとの間の距離とする。

稜部１１ｅについての寸法Ｒａ及び寸法Ｒｂの測定は、Ｚ軸方向にセラミック素体１１を切断する任意の断面において測定することができる。一例として、稜部１１ｅについてのＲａ及びＲｂの測定は、第１側面１１ｂをＸ軸方向に２等分する位置においてＺ軸方向にセラミック素体１１を切断する断面において測定できる。

稜部１１ｅがこのような形状に湾曲することで、稜部１１ｅがＹ軸方向に長径を有する楕円弧に近い形状で湾曲する。つまり、セラミック素体１１の形状が扁平であっても、稜部１１ｅがそれに応じて扁平な形状で湾曲する。したがって、十分に丸みを帯びた形状の稜部１１ｅを形成でき、部品同士や外部からの衝撃によるセラミック素体１１の欠損不良を防止することができる。

さらに、Ｒｂ／Ｒａ＜５．０であるとよい。これにより、主面１１ｃ全体が丸みを帯びることを抑制でき、積層セラミックコンデンサ１０の姿勢を安定させることができる。したがって、例えば、実装時に主面１１ｃを配線基板の実装面と平行に実装しようとした場合に、積層セラミックコンデンサ１０がバランスを崩して主面１１ｃが実装面と直交するように積層セラミックコンデンサ１０が立ってしまう実装不良を防止することができる。また、複数の積層セラミックコンデンサ１０をＺ軸方向に積載することが可能となり、運搬時や保管時における取り扱いを容易にすることができる。このような観点から、Ｒｂ／Ｒａ＜４．０であるとより好ましい。

また、素体高さ寸法Ｔに対するＲａの比が、０．１以上０．３以下であるとよい。これにより、丸みを帯びた稜部１１ｅの大きさを適度に規制し、セラミック素体１１の表面と内部電極１２，１３との距離を十分に確保することができる。したがって、積層セラミックコンデンサ１０の耐湿性等の耐環境性を高め、信頼性を良好にすることができる。

［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６～９は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６～９を適宜参照しながら説明する。

（ステップＳ０１：未焼成のセラミック素体作製）
ステップＳ０１では、容量形成部１６を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１７を形成するための第３セラミックシート１０３と、を準備する。そして、図６に示すように、これらのセラミックシート１０１，１０２，１０３を積層し、未焼成のセラミック素体１１１を作製する。

セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とし、有機バインダ等を含む未焼成の誘電体グリーンシートとして構成される。第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。内部電極１１２，１１３は、例えば印刷法により形成される。

セラミックシート１０１，１０２において、内部電極１１２，１１３のＹ軸方向周縁には、内部電極１１２，１１３が形成されていない、サイドマージン部１８に対応する領域が設けられている。第３セラミックシート１０３には内部電極が形成されていない。

図６に示すように、未焼成のセラミック素体１１１では、セラミックシート１０１，１０２が交互に積層され、そのＺ軸方向上下面にカバー部１７に対応する第３セラミックシート１０３が積層される。未焼成のセラミック素体１１１は、セラミックシート１０１，１０２，１０３を圧着することにより一体化される。なお、セラミックシート１０１，１０２，１０３の枚数は図６に示す例に限定されない。

内部電極１１２，１１３が形成されたセラミックシート１０１，１０２と、カバー部１７に対応するセラミックシート１０３とで、材料の組成が異なっていてもよい。具体的には、セラミックシート１０３が、セラミックシート１０１，１０２よりも低い密度で構成されていてもよい。これにより、後述するバレル研磨工程において、カバー部１７に対応する領域がより研磨されやすくなり、上記構成の稜部１１ｅを形成しやすくなる。

本ステップにより、図７に示すような、主面１１１ｃと、第１側面１１１ｂと、第２側面１１１ａと、稜部１１１ｅと、を有する未焼成のセラミック素体１１１が作製される。この段階では、セラミック素体１１１の稜部１１１ｅは角ばった状態である。

なお、以上では１つのセラミック素体１１に相当する未焼成のセラミック素体１１１について説明したが、実際には、個片化されていない大判のシートとして構成された積層シートが形成され、セラミック素体１１１ごとに個片化される。

（ステップＳ０２：バレル研磨）
ステップＳ０２では、未焼成のセラミック素体１１１をバレル研磨する。

図８は、本ステップで用いられるバレル装置２００の構成例を示す図であり、図８（Ａ）は側面図、図８（Ｂ）は平面図である。バレル装置２００は、例えば駆動部（図示せず）に接続された回転可能な円板２０２と、円板２０２に偏心して配置された複数のバレル容器２０１と、を備える。バレル容器２０１は、例えば、角柱形状、円柱形状等で構成される。バレル容器２０１は、図示しない回転軸を含み、当該軸まわりに回転（自転）可能に構成されていてもよい。

本ステップでは、バレル容器２０１内に、未焼成のセラミック素体１１１と研磨液等を投入する。円板２０２が回転することにより、バレル容器２０１に遠心力が作用する。これにより、セラミック素体１１１がバレル容器２０１の内壁等と衝突し、衝突しやすい稜部１１１ｅが削られ、凸状に湾曲した稜部１１１ｅが形成される。バレル研磨の時間は、例えば１～６０分程度とすることができる。

研磨液は特に限定されないが、例えばセラミックシート１０１，１０２，１０３に含まれる有機バインダ等に難溶な水を用いることができる。

バレル容器２０１内には、未焼成のセラミック素体１１１及び研磨液の他、さらに、メディアを投入してもよい。メディアを投入することにより、セラミック素体１１１は、メディアとも接触しながら流動する。これにより、より効率よく研磨を行うことができる。

メディアは、例えばアルミナやジルコニア等の金属酸化物を含む。メディアは、例えば球状に構成される。メディアが球状の場合の径は、例えば素体高さ寸法Ｔの０．１～０．３倍程度とすることができる。これにより、曲面を有する稜部１１ｅを形成しやすくなる。

本ステップにより、図９に示すように、稜部１１１ｅが丸みを帯び、凸状の曲面が形成されたセラミック素体１１１が作製される。なお、このような曲面は、第１側面１１１ｂと主面１１１ｃとの間に加えて、第２側面１１１ａと主面１１１ｃとの間にも形成されてもよい。

（ステップＳ０３：焼成）
ステップＳ０３では、ステップＳ０２で得られた未焼成の素体１１１を焼成することにより、図１～４に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。焼成は例えば還元雰囲気下、あるいは、低酸素分圧雰囲気下において行うことができる。

（ステップＳ０４：外部電極形成工程）
ステップＳ０４では、ステップＳ０３で得られたセラミック素体１１に外部電極１４を形成する。

ステップＳ０４では、例えば、セラミック素体１１の第２側面１１ａを覆うように下地膜としての導電性薄膜を形成する。導電性薄膜は、塗布された導電性ペーストを焼き付けた膜であってもよいし、スパッタ法等の薄膜形成法により形成されたものでもよい。あるいは、導電性薄膜は、導電性ペーストを焼き付けた膜と、スパッタ法等により形成された薄膜との双方を含んでいてもよい。この導電性薄膜を下地膜として、電解メッキ等のメッキ処理を行う。これにより、外部電極１４が形成される。

以上により、図１～４に示す積層セラミックコンデンサ１０が製造される。

さらに、このような積層セラミックコンデンサ１０は、外部電極１４が回路基板上に半田等によって接合されてもよい。これにより、積層セラミックコンデンサ１０を実装した実装基板が製造される。

［実施例及び比較例］
本実施形態の実施例及び比較例として、上記製造方法により、素体高さ寸法及び稜部の曲面の形状を変えた積層セラミックコンデンサのサンプルを作製した。各サンプルのＸ軸方向の寸法Ｌは１．０ｍｍ、Ｙ軸方向の寸法Ｗは０．５ｍｍとした。これらのサンプルの素体高さ寸法Ｔを、表１に示す。また、各サンプルの第２側面を図１のＢ－Ｂ'線に沿って（Ｘ軸方向にほぼ２等分した位置で）切断し、その断面においてＲａ，Ｒｂの値を測定した。測定されたＲａ，Ｒｂの値を表１に示す。

続いて、測定されたＲａ，Ｒｂの値から、Ｒａ／Ｒｂを算出した。表１に示すように、実施例１～４のサンプルでは、Ｒａ／Ｒｂがそれぞれ３．６５，３．３２，３．４１，３．５７であり、いずれも３．０以上であった。一方、比較例１～５のサンプルでは、Ｒａ／Ｒｂがそれぞれ２．１７，２．３２，２．７２，２．５０，１．９１であり、いずれも３．０未満であった。なお、これらの測定値及び以下に示す結果は、各実施例及び各比較例について５０個のサンプルの平均値とした。

また、測定されたＲａ及び素体高さ寸法Ｔから、素体高さ寸法Ｔに対するＲａの比の値を算出した。表１に示すように、実施例１及び２並びに比較例１～５のサンプルでは、上記比の値がいずれも０．１以上０．３以下の値であったが、実施例３及び４のサンプルでは、上記比の値が、それぞれ０．３２，０．４０であり、０．３よりも大きかった。

これらの各サンプルに対し、目視による外観検査を行い、セラミック素体の欠損不良の有無を評価した。結果を、表１に示す。

Ｒａ／Ｒｂが３．０以上の実施例１～４では、いずれも製品の一部が欠ける欠損不良率は０％であった。一方で、Ｒａ／Ｒｂが３．０未満の比較例１～５では、それぞれ欠損不良率が８０％、５０％、１０％、１５％及び３０％であり、欠損不良のサンプルが見受けられた。

この結果から、Ｒａ／Ｒｂを３．０以上とすることにより、欠損不良を防止できることが確認された。

続いて、信頼性試験として、過酷な環境下（８５℃、湿度８５％及び印加電圧１０Ｖ）でショートの有無を検出する、耐湿試験を行った。

その結果、素体高さ寸法Ｔに対するＲａの比が０．１以上０．３以下である実施例１及び２並びに比較例１～５のサンプルでは、いずれもショートの発生率が０％であった。一方で、上記比が０．３よりも大きい実施例３及び４のサンプルでは、ショートの発生率がそれぞれ５％及び２０％であり、過酷な環境下においてショートが発生するサンプルが見受けられた。このことから、素体高さ寸法Ｔに対するＲａの比を０．１以上０．３以下とすることで、耐環境性が高く、信頼性の高い製品を得られることが確認された。

以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。

凸状に湾曲する稜部１１ｅは、第１側面１１ｂと主面１１ｃとの間に加え、第２側面１１ａと主面１１ｃとの間の双方に形成されてもよい。

上記実施形態では、Ｙ軸方向がセラミック素体１１の長手方向であると説明したが、これに限定されず、寸法Ｌが寸法Ｗよりも大きく、Ｘ軸方向が長手方向でもよい。

また、内部電極１２，１３の引き出し方向もＸ軸方向に限定されない。

ステップＳ０２のバレル研磨は、未焼成のセラミック素体１１１に対して行われる態様に限定されず、例えば焼成後のセラミック素体１１に対して行われてもよい。あるいは、未焼成のセラミック素体１１１に対して第１のバレル研磨工程が行われた後、焼成後のセラミック素体１１に対して第２のバレル研磨工程が行われてもよい。

また、上記のステップＳ０４における処理の一部を、ステップＳ０３の前に行ってもよい。例えば、ステップＳ０３の前に未焼成のセラミック素体１１１のＸ軸方向両端面に導電性ペーストを塗布し、ステップＳ０３において、未焼成のセラミック素体１１１を焼成すると同時に、導電性ペーストを焼き付けて外部電極１４の下地層を形成してもよい。また、脱バインダ処理したセラミック素体１１１に未焼成の電極材料を塗布して、これらを同時に焼成してもよい。

上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明はセラミック層と内部電極とが積層された積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

１０…積層セラミックコンデンサ
１１…セラミック素体
１１ｃ…主面
１１ａ…第１側面
１１ｂ…第２側面
１１ｅ…稜部
１２，１３…内部電極
１４…外部電極

Claims (8)

1. 第１方向に積層された内部電極と、前記第１方向に向いた主面と、前記第１方向に直交する第２方向に向いた第１側面と、前記主面及び前記第１側面の間を接続し凸状に湾曲する稜部と、を有し、前記第１方向における第１寸法が１２０μｍ以下である、セラミック素体
   を具備し、
   前記稜部が、
   前記セラミック素体の前記第１方向に沿った断面において前記稜部の前記第１方向の寸法Ｒａと前記第２方向の寸法ＲｂとがＲｂ／Ｒａ＞３．０の条件を満たす
   積層セラミック電子部品。
2. 請求項１に記載の積層セラミック電子部品であって、
   前記セラミック素体は、
   前記第１方向及び前記第２方向に直交する第３方向に向いた第２側面をさらに有し、前記第２方向における第２寸法が、前記第１寸法の２倍以上であって前記第３方向における第３寸法以下である
   積層セラミック電子部品。
3. 請求項１又は２に記載の積層セラミック電子部品であって、
   前記第１寸法に対するＲａの比が、０．１以上０．３以下である
   積層セラミック電子部品。
4. 請求項１から３のいずれか一項に記載の積層セラミック電子部品であって、
   前記稜部が、さらにＲｂ／Ｒａ＜５．０の条件を満たすように湾曲する
   積層セラミック電子部品。
5. 請求項４に記載の積層セラミック電子部品であって、
   前記稜部が、さらにＲｂ／Ｒａ＜４．０の条件を満たすように湾曲する
   積層セラミック電子部品。
6. 請求項１から５のいずれか一項に記載の積層セラミック電子部品であって、
   前記第１寸法が、８０μｍ以下である
   積層セラミック電子部品。
7. 請求項６に記載の積層セラミック電子部品であって、
   前記第１寸法が、４０μｍ以上６０μｍ以下である
   積層セラミック電子部品。
8. 請求項１から７のいずれか一項に記載の積層セラミック電子部品を実装した、
   実装基板。

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