JP7274282B2 - 積層セラミック電子部品及びその製造方法 - Google Patents

Description

本発明は、サイドマージン部が後付けされる積層セラミック電子部品及びその製造方法に関する。

代表的な積層セラミック電子部品に積層セラミックコンデンサがある。近年、電子機器の小型化及び高性能化に伴い、積層セラミックコンデンサに対する大容量化等の要望がますます強くなってきている。この要望に応えるためには、例えば、積層セラミックコンデンサの内部電極の交差面積を極力大きくすることが有効である。

内部電極の交差面積を大きくするためには、例えば特許文献１に記載の発明のように、内部電極を側面に露出させた積層チップに、内部電極の周囲の絶縁性を確保するためのサイドマージン部を後付けする手法が有効である。これにより、サイドマージン部を薄く形成することが可能となり、内部電極の交差面積を相対的に大きくとることができる。

特開２０１２－２０９５３９号公報

上記のようにサイドマージン部を後付けする手法では、圧着された積層チップと後付けのサイドマージン部との間に密度差が生じ、得られたセラミック素体を面取りすることにより角部から内部電極が露出する場合がある。このため、内部電極の露出部位から水分やめっき液が侵入しやすくなり、積層セラミックコンデンサの耐湿性の低下を招いてしまう。

以上のような事情に鑑み、本発明の目的は、耐湿性及び大容量を兼ね備える積層セラミック電子部品及びその製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体を具備する。上記セラミック素体は、積層体と、サイドマージン部と、を有する。
上記積層体は、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、上記第１方向と直交する第２方向を向いた側面と、上記第１及び第２方向と直交する第３方向を向いた端面と、上記容量形成部から上記第３方向に延び、上記内部電極が引き出された引出部と、上記第１方向の寸法が２０μｍ未満であり、上記容量形成部及び上記引出部を上記第１方向から覆うカバー部と、を有する。
上記サイドマージン部は、上記第２方向の寸法が２０μｍ未満であり、上記積層体の上記側面を覆う。
上記引出部は、上記第１方向の中央部に配置された第１領域と、上記カバー部と上記第１領域との間に配置され、上記内部電極の上記第２方向の端部が上記第１領域よりも上記第２方向の内側に位置する第２領域と、を含む。
前記サイドマージン部の前記第２方向の寸法をａ、前記第２領域に配置された前記内部電極の前記第２方向の端部と前記第１領域に配置された前記内部電極の前記第２方向の端部との前記第２方向の距離をｂとしたときに、５μｍ≦ｂ≦２．５ａを満たす。

この構成によれば、引出部の第２領域に引き出された内部電極の第２方向の端部が、第１領域よりも第２方向の内側に位置するため、積層体の角部に内部電極が配置されない領域が形成される。これにより、当該角部ではセラミック素体外部から内部電極までの距離を確保することができるため、内部電極の外界への露出を抑制し、耐湿性が向上する。

これに加えて、上記構成では、第２領域において内部電極が配置されない領域を、サイドマージン部が特に薄くなりやすいセラミック素体の角部付近、即ち積層体の角部のみとしているため、交差面積を維持しつつ耐湿性を向上させることができる。よって、本構成の積層セラミック電子部品は、高い耐湿性を備えかつ大容量を確保することが可能となっている。

上記サイドマージン部の上記第２方向の寸法をａ、上記第２領域に配置された上記内部電極の上記第２方向の端部と上記第１領域に配置された上記内部電極の上記第２方向の端部との上記第２方向の距離をｂとしたときに、ａ＋ｂ≧１５μｍを満たすようにしてもよい。
また、上記カバー部の上記第１方向の寸法をｃ、上記第１領域の最外層に配置された上記内部電極と上記第２領域の最外層に配置された上記内部電極との上記第１方向の距離をｄとしたときに、５μｍ≦ｄ≦２．５ｃ及びｃ＋ｄ≧１５μｍを満たすようにしてもよい。
上記各条件を満たすことにより、耐湿性及び静電容量をよりバランス良く向上させることが可能となる。

本発明の一形態に係る積層セラミック電子部品の製造方法では、第１方向に積層された複数のセラミック層と、上記複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、上記第１方向と直交する第２方向を向いた側面と、上記第１及び第２方向と直交する第３方向を向いた端面と、上記容量形成部から上記第３方向に延び、上記複数の内部電極が引き出された引出部と、上記容量形成部及び上記引出部を上記第１方向から覆うカバー部と、を有し、上記引出部が、上記第１方向の中央部に配置された第１領域と、上記カバー部と上記第１領域との間に配置され、上記内部電極の上記第２方向の端部が上記第１領域よりも上記第２方向の内側に位置する第２領域と、を含む積層体が作製される。
上記側面にサイドマージン部が形成されることでセラミック素体が作製される。
上記セラミック素体が面取りされる。
前記サイドマージン部の前記第２方向の寸法をａ、前記第２領域に配置された前記内部電極の前記第２方向の端部と前記第１領域に配置された前記内部電極の前記第２方向の端部との前記第２方向の距離をｂとしたときに、５μｍ≦ｂ≦２．５ａを満たす。
上記セラミック素体はバレル研磨によって面取りしてもよい。
この構成により、上記のような耐湿性及び大容量を兼ね備える積層セラミック電子部品を製造することができる。

また、この構成によれば、バレル研磨などによりセラミック素体が面取りされる際、セラミック素体の角部が大きく摩耗されても内部電極が露出することがない。よって、セラミック素体に外部電極を形成する際に、めっき液の積層体への浸入を防止することができる。

以上述べたように、本発明によれば、耐湿性及び大容量を兼ね備える積層セラミック電子部品及びその製造方法を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサのセラミック素体の斜視図である。 上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った斜視図である。 上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの積層体の斜視図である。 上記積層セラミックコンデンサの積層体の分解斜視図である。 上記積層セラミックコンデンサの図２のＣ－Ｃ'線に沿った断面図である。 上記積層セラミックコンデンサの図７のＱで示した領域の拡大断面図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す平面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す模式図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す模式図である。 上記積層セラミックコンデンサの製造過程を示す模式図である。 上記積層セラミックコンデンサの製造過程を示す模式図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の概要］
図１～４は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図２は、積層セラミックコンデンサ１０のセラミック素体１１を示す斜視図である。図３は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図４は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、典型的には、Ｘ軸方向を向いた２つの端面と、Ｙ軸方向を向いた２つの側面Ｓと、Ｚ軸方向を向いた２つの主面と、を有する六面体として構成される。セラミック素体１１は、六面体の各頂点に、８つの角部Ｃ１１を有する。セラミック素体１１の各面を接続する稜部、及び角部Ｃ１１は丸みを帯びた形状となっている。

外部電極１４，１５は、セラミック素体１１の端面を覆い、セラミック素体１１を挟んでＸ軸方向に対向している。外部電極１４，１５は、セラミック素体１１の端面から主面及び側面に延出している。これにより、外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。

なお、外部電極１４，１５の形状は、図１に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の端面から一方の主面のみに延び、Ｘ－Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面及び側面にも延出していなくてもよい。

外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

セラミック素体１１は、誘電体セラミックスで形成され、積層体１６と、サイドマージン部１７と、を有する。積層体１６は、Ｘ軸方向を向いた２つの端面Ｔ１，Ｔ２と、Ｙ軸方向を向いた２つの側面Ｓ１，Ｓ２と、Ｚ軸方向を向いた２つの主面Ｍ１，Ｍ２と、を有し、Ｘ－Ｙ平面に沿って延びる平板状の複数のセラミック層がＺ軸方向に積層された構成を有する。サイドマージン部１７は、積層体１６の両側面Ｓ１，Ｓ２に形成されている。

積層体１６は、容量形成部１８と、引出部１９と、カバー部２０と、を有する。容量形成部１８は、誘電体セラミックスに覆われた第１内部電極１２及び第２内部電極１３を有する。内部電極１２，１３は、いずれもＸ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。つまり、内部電極１２，１３は、セラミック層を挟んでＺ軸方向に対向している。

図４に示すように、内部電極１２，１３は、容量形成部１８のＹ軸方向の全幅にわたって形成され、その両端部が積層体１６の両側面Ｓ１，Ｓ２に配置されている。詳細については後述するが、本実施形態では、容量形成部１８において内部電極１２，１３が両側面Ｓ１，Ｓ２に露出した積層体１６に対してサイドマージン部１７が後付けされる。このため、容量形成部１８では、内部電極１２，１３のＹ軸方向両端部の位置が、Ｙ軸方向において０．５μｍの範囲内に相互に揃っている。

引出部１９は、容量形成部１８のＸ軸方向両側に配置されている。端面Ｔ１側の引出部１９には、容量形成部１８の第１内部電極１２が引き出されており、端面Ｔ１において第１内部電極１２の端部を通じて第１外部電極１４に接続されている。一方、端面Ｔ２側の引出部１９には、容量形成部１８の第２内部電極１３が引き出されており、端面Ｔ２において第２内部電極１３の端部を通じて第２外部電極１５に接続されている。

端面Ｔ１側の引出部１９の第１内部電極１２間のセラミック層は、第２内部電極１３と第１外部電極１４との絶縁性を確保するエンドマージンとして機能する。同様に、端面Ｔ２側の引出部１９の第２内部電極１３間のセラミック層は、第１内部電極１２と第２外部電極１５との絶縁性を確保するエンドマージンとして機能する。

このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

カバー部２０は、容量形成部１８及び引出部１９をＺ軸方向上下から被覆する。これにより、カバー部２０と、容量形成部１８及び引出部１９と、の間に上面Ｍ３及び底面Ｍ４が形成される。また、カバー部２０のＺ軸方向外側面は積層体１６の主面Ｍ１，Ｍ２となる。

容量形成部１８は、引出部１９が設けられたＸ軸方向両端面以外の面がサイドマージン部１７及びカバー部２０によって覆われている。また、引出部１９は、外部電極１４，１５が設けられたＸ軸方向両端面及び容量形成部１８との接続面以外の面がサイドマージン部１７及びカバー部２０によって覆われている。したがって、容量形成部１８及び引出部１９では、サイドマージン部１７及びカバー部２０によってその周囲が保護され、内部電極１２，１３の絶縁性が確保される。

本実施形態に係る積層セラミックコンデンサ１０では、カバー部２０の厚み（Ｚ軸方向の寸法）及びサイドマージン部１７の厚み（Ｙ軸方向の寸法）を小さくすることにより、容量形成部１８を大きくすることができる。これにより、積層セラミックコンデンサ１０では、大容量が得られる。具体的に、積層セラミックコンデンサ１０におけるカバー部２０及びサイドマージン部１７の厚みは、いずれも２０μｍ未満である。

また、セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

なお、セラミック層は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などで構成してもよい。

内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

なお、本実施形態に係る積層セラミックコンデンサ１０は、積層体１６及びサイドマージン部１７を備えていればよく、その他の構成について適宜変更可能である。例えば、内部電極１２，１３の枚数は、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。

［引出部１９の構成］
図５～８を参照しながら引出部１９の構成について説明する。なお、図５～８では積層体１６の端面Ｔ１側の引出部１９の構成のみ図示している。端面Ｔ１とＸ軸方向反対側にある端面Ｔ２側の引出部１９においては、内部電極１２の代わりに内部電極１３が引き出されている点以外は端面Ｔ１側の引出部１９と同様の構成を有するため、その説明を省略する。

（概略構成）
図５は、積層体１６の斜視図である。図５に示すように、積層体１６の端面Ｔ１側の引出部１９では、詳細構成にて詳述するように、引出部１９の第２領域１９ｂに引き出された内部電極１２ｂのＹ軸方向の端部が、引出部１９の第１領域１９ａに引き出された内部電極１２ａのＹ軸方向の端部よりもＹ軸方向内側に位置している。これにより、端面Ｔ１及びＴ２側の第２領域１９ｂに、内部電極１２が配置されない略直方体形状の領域Ｐが８つ形成されている。

領域Ｐ内部は、セラミック層及びサイドマージン部１７と同種のセラミック材料で構成されている。このため、セラミック素体１１の８つの角部Ｃ１１において外界と内部電極１２との間の距離を十分に確保することができる。これにより、積層セラミックコンデンサ１０では、カバー部２０及びサイドマージン部１７の厚みを２０μｍ未満に薄く形成しても、高い耐湿性を得ることが可能となる。

領域Ｐは、積層体１６のカバー部２０を除いた六面体部分の８つの角部にのみ形成されている。言い換えれば、領域Ｐは、サイドマージン部１７が特に薄くなりやすいセラミック素体１１の８つの角部Ｃ１１付近にのみ形成されている。これにより、耐湿性を確保するために必要な領域Ｐを必要最小限の領域とすることで、容量形成部１８に影響を与えず交差面積を確保することができる。よって、積層セラミックコンデンサ１０は、高い耐湿性を備えかつ大容量を確保することが可能となる。

さらに、上記のように領域Ｐを必要最小限の領域とすることで、第１内部電極１２の端部と第１外部電極１４との接触面積を確保することができる。これにより、第１内部電極１２及び第１外部電極１４間の良好な導通を得ることが可能となる。

（詳細構成）
図６は、図５に示した積層体１６をＺ軸方向に分解した分解斜視図である。図７は、積層セラミックコンデンサ１０の図２のＣ－Ｃ'線に沿った断面図である。

図７に示されるように、引出部１９は、第１領域１９ａ及び第２領域１９ｂを有する。第１領域１９ａは、引出部１９においてＺ軸方向中央部に配置されている。第２領域１９ｂは、第１領域１９ａとＺ軸方向上下のカバー部２０との間にそれぞれ配置されている。

また、図６に示されるように、第１領域１９ａは、端面Ｔ１側に引き出された内部電極１２ａが形成された層と、端面Ｔ２側に引き出された内部電極１３ａが形成された層と、が交互に積層された構造を有する。内部電極１３ａが形成された層は、端面Ｔ１側の第１領域１９ａ全体に、Ｘ－Ｙ平面に沿って延びる非電極形成領域Ｎ１が形成されている。非電極形成領域Ｎ１は、内部電極１３ａと第１外部電極１４とを絶縁するエンドマージンとしての機能を有する。上記各層が複数積層することで、図７に示すような、引出部１９のＺ軸方向中央部となる第１領域１９ａが形成される。

第２領域１９ｂは、端面Ｔ１側に引き出された内部電極１２ｂが形成された層と、端面Ｔ２側に引き出された内部電極１３ｂが形成された層が交互に積層された構造を有する。内部電極１２ｂが形成された層は、Ｙ軸方向両端部にＸ－Ｙ平面に沿って延びる略長方形状の非電極形成領域Ｎ２がそれぞれ形成されている。端面Ｔ１側に引き出された内部電極１２ｂは、非電極形成領域Ｎ２によって、Ｙ軸方向に窄んだ形状となっている。また、端面Ｔ２側に引き出された内部電極１３ｂについても上記と同様の構成を有し、端面Ｔ１側の第２領域１９ｂ全体に、Ｘ－Ｙ平面に沿って延びる非電極形成領域Ｎ１が形成されている。

上記各層が複数積層することで、図７に示すように、カバー部２０と第１領域１９ａとの間に２つの第２領域１９ｂが形成される。なお、図６に示す例では、第１領域１９ａを形成する層として内部電極１２ａ，１３ａがそれぞれ１層ずつ積層されているが、内部電極１２ａ，１３ａの数は適宜変更可能である。同様に、第１領域１９ａのＺ軸方向上下の第２領域１９ｂを形成する層として内部電極１２ｂ，１３ｂがそれぞれ１層ずつ積層されているが、内部電極１２ｂ，１３ｂの数は適宜変更可能である。

第２領域１９ｂには、上記のように非電極形成領域Ｎ１を有する層と、非電極形成領域Ｎ２を有する層と、が交互に積層している。図７に示すように、第２領域１９ｂに引き出された内部電極１２ｂのＹ軸方向端部は、第１領域１９ａに引き出された内部電極１２ａのＹ軸方向の端部よりもＹ軸方向内側に位置している。これにより、第２領域１９ｂに引き出された内部電極１２ｂのＹ軸方向端部と、第１領域１９ａに引き出された内部電極１２ａの最外層（最上層又は最下層）と、サイドマージン部１７と、カバー部２０と、に囲まれた領域に、少なくとも１層以上の内部電極１２ｂが配置されない略直方体状の領域Ｐが形成される。領域Ｐは、端面Ｔ１及びＴ２側の第２領域１９ｂの、積層体１６のカバー部２０を除いた六面体部分の８つの角部に形成される。

図８は、図７の破線で囲われた領域Ｑを拡大した拡大断面図である。また、図８は、後述する図１８の拡大断面図を兼ねている。図８には、寸法ａ～ｄが示されており、寸法ａ～ｄの比率及び値が所定の関係を満たすことが好ましい。寸法ａは、積層体１６をＹ軸方向から覆うサイドマージン部１７の厚み（Ｙ軸方向の寸法）である。上述のとおり、寸法ａは、２０μｍ未満である。寸法ｂは、第２領域１９ｂに引き出された内部電極１２ｂのＹ軸方向の端部と第１領域１９ａに引き出された内部電極１２ａのＹ軸方向の端部とのＹ軸方向の距離に対応する値である。これにより、領域Ｐの好ましい形状が規定される。

積層体１６をＹ軸方向から覆うサイドマージン部１７の厚みは、セラミック素体１１の角部Ｃ１１において特に薄くなりやすい。そのため、角部Ｃ１１付近の構成としては、セラミック素体１１外部から内部電極１２ａ，１２ｂまでの距離を確保するため、ｂ≧５μｍ及びａ＋ｂ≧１５μｍを満たすことが好ましい。当該条件を満たした領域Ｐにより、内部電極１２ａ，１２ｂの外界への露出を抑制することができ、積層セラミックコンデンサ１０の耐湿性を向上させることが可能となる。

さらに、領域Ｐは、ｂ≦２．５ａの条件を満たすことがより好ましい。当該条件を満たした領域Ｐにより、容量形成部１８の交差面積を維持しつつ耐湿性を向上させることができる。これにより、積層セラミックコンデンサ１０は、高い耐湿性を備えかつ大容量を確保することが可能となる。

また、寸法ｃは、容量形成部１８及び引出部１９をＺ軸方向から覆うカバー部２０の厚み（Ｚ軸方向の寸法）である。上述のとおり、寸法ｃは、２０μｍ未満である。寸法ｄは、第１領域１９ａの最外層（最上層又は最下層）に配置された内部電極１２ａと第２領域１９ｂの最外層（最上層又は最下層）に配置された内部電極１２ｂとのＺ軸方向の距離に対応する値である。これにより、領域Ｐの好ましい形状が規定される。

容量形成部１８及び引出部１９をＺ軸方向から覆うカバー部２０の厚みは、セラミック素体１１の角部Ｃ１１において特に薄くなりやすい。そのため、角部Ｃ１１付近の構成としては、セラミック素体１１外部から内部電極１２ａ，１２ｂまでの距離を確保するため、ｄ≧５μｍ及びｃ＋ｄ≧１５μｍを満たすことが好ましい。当該条件を満たした領域Ｐにより、内部電極１２ａ，１２ｂの外界への露出を抑制することができ、積層セラミックコンデンサ１０の耐湿性を向上させることが可能となる。

さらに、領域Ｐは、ｄ≦２．５ｃの条件を満たすことがより好ましい。当該条件を満たした領域Ｐにより、容量形成部１８の交差面積を維持しつつ耐湿性を向上させることができる。これにより、積層セラミックコンデンサ１０は、高い耐湿性を備えかつ大容量を確保することが可能となる。

［積層セラミックコンデンサ１０の製造方法］
図９は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図１０～１８は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図９に沿って、図１０～１８を適宜参照しながら説明する。

（ステップＳ０１：セラミックシート準備）
ステップＳ０１では、容量形成部１８及び引出部１９の第１領域１９ａを形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、容量形成部１８及び引出部１９の第２領域１９ｂを形成するための第３セラミックシート１０３及び第４セラミックシート１０４と、カバー部２０を形成するための第５セラミックシート１０５と、を準備する。セラミックシート１０１～１０５は、絶縁性セラミックスを主成分とし、未焼成の誘電体グリーンシートとして構成される。セラミックシート１０１～１０５は、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。

図１０は、セラミックシート１０１～１０５の平面図である。この段階では、セラミックシート１０１～１０５は各積層セラミックコンデンサ１０ごとに切り分けられていない。図１０には、各積層セラミックコンデンサ１０ごとに切り分ける際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。

図１０に示すように、第１セラミックシート１０１には内部電極１２ａに対応する未焼成の内部電極１１２ａが形成され、第２セラミックシート１０２には内部電極１３ａに対応する未焼成の内部電極１１３ａが形成され、第３セラミックシート１０３には内部電極１２ｂに対応する未焼成の内部電極１１２ｂが形成され、第４セラミックシート１０４には第４内部電極１３ｂに対応する未焼成の内部電極１１３ｂが形成されている。なお、カバー部２０に対応する第５セラミックシート１０５には内部電極が形成されていない。

内部電極１１２ａ，１１３ａ，１１２ｂ及び１１３ｂは、例えば、ニッケル（Ｎｉ）を含む導電性ペーストを用いて形成することができる。導電性ペーストによる内部電極１１２ａ，１１３ａ，１１２ｂ及び１１３ｂの形成には、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。

内部電極１１２ａ，１１３ａ，１１２ｂ，１１３ｂ及び非電極形成領域Ｎ１は、切断線Ｌｙによって仕切られたＸ軸方向に隣接する２つの領域にわたって配置され、Ｙ軸方向に帯状に延びている。非電極形成領域Ｎ２は、Ｙ軸方向に沿って一定間隔ごとに複数配置されている。

セラミックシート１０１に配置された内部電極１１２ａ及びセラミックシート１０３に配置された内部電極１１２ｂと、セラミックシート１０２に配置された内部電極１１３ａ及びセラミックシート１０４に配置された内部電極１１３ｂとでは、切断線Ｌｙによって仕切られた領域１列ずつＸ軸方向にずらされている。つまり、内部電極１１２ａ及び内部電極１１２ｂの中央を通る切断線Ｌｙが内部電極１１３ａ及び内部電極１１３ｂの間の領域を通り、内部電極１１３ａ及び内部電極１１３ｂの中央を通る切断線Ｌｙが内部電極１１２ａ及び内部電極１１２ｂの間の領域を通っている。

セラミックシート１０１～１０４に配置された非電極形成領域Ｎ１は、切断線Ｌｙによって仕切られた領域１列ずつＸ軸方向にずらされている。同様に、セラミックシート１０３及び１０４に配置された非電極形成領域Ｎ２は、切断線Ｌｙによって仕切られた領域１列ずつＸ軸方向にずらされている。

（ステップＳ０２：積層）
ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１～１０５を積層することにより積層シート１０６を作製する。

図１１は、ステップＳ０２で得られる積層シート１０６の分解斜視図である。図１１では、説明の便宜上、セラミックシート１０１～１０５を分解して示している。しかし、実際の積層シート１０６では、セラミックシート１０１～１０５が静水圧加圧や一軸加圧などにより圧着されて一体化される。

積層シート１０６では、容量形成部１８及び引出部１９に対応するセラミックシート１０１～１０５がＺ軸方向に積層される。具体的には、積層シート１０６のＺ軸方向中央部では、容量形成部１８及び引出部１９の第１領域１９ａに対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層され、当該Ｚ軸方向中央部の上下面には、容量形成部１８及び引出部１９の第２領域１９ｂに対応する第３セラミックシート１０３及び第４セラミックシート１０４がＺ軸方向に交互に積層される。

また、積層シート１０６では、第１セラミックシート１０１に形成された非電極形成領域Ｎ１と、第２セラミックシート１０２に形成された非電極形成領域Ｎ１とは、Ｘ軸方向に互い違いに配置される。即ち、端面Ｔ１側及びＴ２側の２つの第１領域１１９ａに引き出された内部電極１１２ａと、内部電極１１３ａとは、Ｘ軸方向に互い違いに配置される。

さらに、積層シート１０６では、第３セラミックシート１０３に形成された非電極形成領域Ｎ１と、第４セラミックシート１０４に形成された非電極形成領域Ｎ１とは、Ｘ軸方向に互い違いに配置される。同様に、第３セラミックシート１０３に形成された非電極形成領域Ｎ２と、第４セラミックシート１０４に形成された非電極形成領域Ｎ２とは、Ｘ軸方向に互い違いに配置される。即ち、端面Ｔ１側及びＴ２側の２つの第２領域１１９ｂに引き出された内部電極１１２ｂと、内部電極１１３ｂとは、Ｘ軸方向に互い違いに配置される。

なお、図１１に示す例では、第１セラミックシート１０１及び第２セラミックシート１０２がそれぞれ１枚ずつ積層されているが、第１セラミックシート１０１及び第２セラミックシート１０２の枚数は適宜変更可能である。同様に、第３セラミックシート１０３及び第４セラミックシート１０４がそれぞれ２枚ずつ積層されているが、第３セラミックシート１０３及び第４セラミックシート１０４の枚数は適宜変更可能である。

また、積層シート１０６では、カバー部２０に対応する第５セラミックシート１０５が最外層として積層されている。なお、図１１に示す例では、第５セラミックシート１０５がそれぞれ３枚ずつ積層されているが、第５セラミックシート１０５の枚数は、焼成後のカバー部２０の厚みが２０μｍ未満となるように、適宜変更可能である。

（ステップＳ０３：切断）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０６を回転刃や押し切り刃等によって切断することにより未焼成の積層体１１６を作製する。

図１２は、ステップＳ０３の後の積層シート１０６の平面図である。積層シート１０６は、保持部材Ｄに固定された状態で、切断線Ｌｘ，Ｌｙに沿って切断される。これにより、積層シート１０６が個片化され、積層体１１６が得られる。このとき、保持部材Ｄは切断されておらず、各積層体１１６は保持部材Ｄによって接続されている。

図１３は、ステップＳ０３で得られる積層体１１６の斜視図である。積層体１１６には、未焼成の容量形成部１１８と、第１領域１１９ａ及び第２領域１１９ｂからなる未焼成の引出部１１９と、未焼成のカバー部１２０と、が形成されている。積層体１１６では、切断面であるＹ軸方向を向いた両側面Ｓ１，Ｓ２に未焼成の第１及び第２内部電極１１２，１１３が露出している。また、切断面であるＺ軸方向を向いた端面Ｔ１には、未焼成の内部電極１１２ａ，１１２ｂの端部が露出し、端面Ｔ２には未焼成の内部電極１１３ａ，１１３ｂの端部が露出している。

第２領域１１９ｂのＹ軸方向両端部には、上記のように内部電極１１２ｂ，１１３ｂをパターニングすることにより、内部電極１１２ｂ，１１３ｂが配置されない領域Ｐが形成される。なお、図１３に示す例では、端面Ｔ１側の４つの領域Ｐのみ図示するが、領域Ｐは未焼成の積層体１１６のカバー部１２０を除いた部分の８つの角部全てに形成されている。

（ステップＳ０４：サイドマージン部形成）
ステップＳ０４では、積層体１１６の側面Ｓ１及びＳ２に未焼成のサイドマージン部１１７を設けることにより、未焼成のセラミック素体１１１を作製する。以下、積層体１１６の側面Ｓ１及びＳ２に未焼成のサイドマージン部１１７を設ける方法の一例について説明する。

ステップＳ０４では、積層体１１６の側面Ｓ１及びＳ２にサイドマージン部１１７を設けるために、テープなどの保持部材の貼り替えなどにより積層体１１６の向きが適宜変更される。
特に、ステップＳ０４では、ステップＳ０３における積層体１１６の切断面であるＹ軸方向を向いた側面Ｓ１及びＳ２にサイドマージン部１１７が設けられる。このため、ステップＳ０４では、予め保持部材Ｄから積層体１１６を剥がし、積層体１１６の向きを９０度回転させておくことが好ましい。

図１４～図１６は、ステップＳ０４のプロセスを示す模式図であり、積層体１１６にサイドマージンシート１１７ｓが打ち抜かれる様子を示す図である。以下、ステップＳ０４のプロセスについて順を追って説明する。

まず、図１４に示すように、テープＴで一方の側面Ｓ２を保持した積層体１１６の他方の側面Ｓ１を、平板状の弾性体Ｅの上に配置されたサイドマージンシート１１７ｓに対向させる。サイドマージンシート１１７ｓは、未焼成のサイドマージン部１１７を形成するための大判の誘電体グリーンシートとして構成される。

サイドマージンシート１１７ｓの厚みによって、焼成後のサイドマージン部１７の厚みを２０μｍ未満に調整可能である。サイドマージンシート１１７ｓは、例えば、ロールコーターやドクターブレードを用いてシート状に成形することにより、厚みを正確に制御可能である。

次に、図１５に示すように、積層体１１６の側面Ｓ１をサイドマージンシート１１７ｓに押し付け、積層体１１６をサイドマージンシート１１７ｓとともに弾性体Ｅに沈みこませる。このとき、サイドマージンシート１１７ｓは、弾性体Ｅから加わるせん断力によって、積層体１１６に押圧された領域のみが切り離される。

そして、図１６に示すように、積層体１１６を弾性体Ｅから離間するように移動させると、サイドマージンシート１１７ｓにおける積層体１１６の側面Ｓ１に貼り付いた部分のみが弾性体Ｅから離間する。これにより、積層体１１６の側面Ｓ１にサイドマージン部１１７が形成される。

続いて、図１６に示す積層体１１６を別のテープＴに張り替えることにより、積層体１１６のＹ軸方向の向きを反転させる。そして、サイドマージン部１１７が形成されていない積層体１１６の反対側の側面Ｓ２にも、上記と同様の要領でサイドマージン部１１７を形成する。

これにより、図１７に示すように、積層体１１６の側面Ｓ１及びＳ２にサイドマージン部１１７が形成された未焼成のセラミック素体１１１が得られる。未焼成のセラミック素体１１１では、内部電極１１２，１１３の両方が露出した積層体１１６の側面Ｓ１及びＳ２がサイドマージン部１１７によって覆われている。

なお、積層体１１６の側面Ｓ１及びＳ２にサイドマージン部１１７を形成する方法は、上記のサイドマージンシート１１７ｓを打ち抜く方法に限定されない。例えば、予め切断されているサイドマージンシート１１７ｓを積層体１１６の側面Ｓ１及びＳ２に貼り付けることによって、サイドマージン部１１７を形成してもよい。

また、積層体１１６の側面Ｓ１及びＳ２にサイドマージン部１１７を形成する方法は、ディップ法であってもよい。ディップ法では、積層体１１６の一方の側面をセラミックスラリーに浸漬させ、引き上げる。これにより、積層体１１６の一方の側面にセラミックスラリーが付着することによりサイドマージン部１１７が形成される。その後、積層体１１６の他方の側面にも上記と同様の要領でサイドマージン部１１７を形成する。

（ステップＳ０５：バレル研磨）
ステップＳ０５では、ステップＳ０４で得られた未焼成のセラミック素体１１１をバレル研磨によって面取りする。ステップＳ０５におけるバレル研磨は、例えば、複数の未焼成のセラミック素体１１１と研磨媒体と液体とをバレル容器に封入し、バレル容器に回転運動や振動を与えることにより実行可能である。

図１８は、バレル研磨後の未焼成のセラミック素体１１１を示す図である。バレル研磨により、未焼成のセラミック素体１１１の六面体の頂点に位置する複数の角部Ｃ１１１及び複数の角部Ｃ１１１を繋ぐ稜部が面取りされ、図１８に示すように丸みを帯びた形状となる。

（ステップＳ０６：焼成）
ステップＳ０６では、ステップＳ０５で得られた未焼成のセラミック素体１１１を焼成することにより、図１～４に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。つまり、ステップＳ０６によって、積層体１１６が積層体１６になり、サイドマージン部１１７がサイドマージン部１７になる。

ステップＳ０６における焼成温度は、セラミック素体１１１の焼結温度に基づいて決定することができる。例えば、チタン酸バリウム（ＢａＴｉＯ_３）系材料を用いる場合には、焼成温度は１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

（ステップＳ０７：外部電極形成）
ステップＳ０７では、ステップＳ０６で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１，３に示す積層セラミックコンデンサ１０を作製する。ステップＳ０７における外部電極１４，１５の形成方法は、公知の方法から任意に選択可能である。また、外部電極１４，１５は、未焼成のセラミック素体１１１と同時焼成してもよい。即ち、ステップＳ０５の後に未焼成のセラミック素体１１１のＸ軸方向両端部に未焼成の外部電極を形成し、ステップＳ０６で未焼成のセラミック素体１１１と同時に焼成することで外部電極１４，１５を形成することも可能である。

（本実施形態の作用効果）
本実施形態では、第１～第４セラミックシート１０１～１０４上の内部電極１１２ａ，１１３ａ，１１２ｂ，１１３ｂをパターニングすることにより、引出部１１９の第２領域１１９ｂのＹ軸方向両端部に内部電極１１２，１１３が配置されない領域Ｐが形成される。

一般的に、サイドマージン部を後付けするプロセスでは、ステップＳ０２（積層）において積層体が圧着されるため、サイドマージン部の密度が積層体よりも低くなる。このため、セラミック素体にバレル研磨を行うと、セラミック素体の角部においてサイドマージン部が選択的に摩耗することにより、積層体に配置された内部電極が露出しやすい。特に、カバー部及びサイドマージン部が薄い構成では、このような内部電極の露出が生じやすい。

一方、本実施形態では、上記のように第２領域１１９ｂのＹ軸方向両端部に、言い換えれば、積層体１１６のカバー部１２０を除いた部分の角部に、内部電極を含まない領域Ｐが形成される。

図８は、図１８に示した未焼成のセラミック素体１１１の端面Ｔ１側の第２領域１１９ｂの拡大断面図である。なお、端面Ｔ２側の引出部１１９においては、内部電極１１２の代わりに内部電極１１３が引き出されている点以外は端面Ｔ１側の引出部１１９と同様の構成を有するため、その説明を省略する。

図８に示すように、セラミック素体１１１の角部Ｃ１１１付近には、内部電極を含まない領域Ｐが配置されている。このため、バレル研磨によりセラミック素体１１１の角部Ｃ１１１に配置されたサイドマージン部１１７が選択的に摩耗されたとしても、セラミック素体１１１の角部Ｃ１１１から内部電極１１２ａ，１１２ｂが露出することがない。また、セラミック素体１１１の角部Ｃ１１１が、サイドマージン部１１７及びカバー部１２０を含めて大きく摩耗される場合においても、セラミック素体１１１の角部Ｃ１１１におけるサイドマージン部１１７及びカバー部１２０の外表面から内部電極１１２ａ，１１２ｂまでの距離が確保されているため、角部Ｃ１１１から内部電極１１２，１１３が露出することがない。

これにより、本実施形態に係る積層セラミックコンデンサ１０は、高い耐湿性を得ることができる。また、これにより、外部電極１４，１５を形成する際には、セラミック素体１１１の角部Ｃ１１１からのめっき液の侵入を防ぐことが可能となる。

また、領域Ｐは、上記のように積層体１１６のカバー部１２０を除いた部分の角部にのみ形成されている。即ち、領域Ｐは、サイドマージン部１１７が特に薄くなりやすいセラミック素体１１１の角部Ｃ１１１付近にのみ形成されている。これにより、容量形成部１１８の交差面積を確保することができるため、上記のように高い耐湿性と大容量を兼ね備える積層セラミックコンデンサ１０を製造することが可能となる。

また、本実施形態によれば、領域Ｐにはセラミックス層及びサイドマージン部１１７と同種のセラミックス材料が充填されている。これにより、ステップＳ０６（焼成）において、積層体１１６の角部Ｃ１１１からのサイドマージン部１１７の剥がれの発生を抑制し、さらに当該角部で積層体１１６とサイドマージン部１１７とが高い密着性を得ることが可能となる。このため、本実施形態に係る積層セラミックコンデンサ１０は、高い信頼性を有する。

（セラミック素体１１１の寸法ａ～ｄの調整方法）
ここで、セラミック素体１１１の寸法ａ～ｄの調整方法について説明する。上記のとおり、寸法ａは、積層体１１６をＹ軸方向から覆うサイドマージン部１１７の厚みである。よって、寸法ａは、ステップＳ０４（サイドマージン部形成）において、サイドマージンシート１１７ｓの厚みや、当該シートを打ち抜く際の圧力により調整することができる。

寸法ｂは、第２領域１１９ｂに引き出された内部電極１１２ｂのＹ軸方向の端部と第１領域１１９ａに引き出された内部電極１１２ａのＹ軸方向の端部とのＹ軸方向の距離に対応する値である。よって、寸法ｂは、ステップＳ０１（セラミックシート準備）において、第３セラミックシート１０３の内部電極１１２ｂ（非電極形成領域Ｎ２）を所定の領域にパターニングすることで調整することができる。

寸法ｃは、容量形成部１１８及び引出部１１９をＺ軸方向から覆うカバー部１２０の厚みである。よって、寸法ｃは、ステップＳ０２（積層）において、カバー部１２０となる第５セラミックシート１０５の厚み及び積層数の少なくとも一方によって調整することができる。

寸法ｄは、第１領域１１９ａの最外層（最上層又は最下層）に配置された内部電極１１２ａと第２領域１１９ｂの最外層（最上層又は最下層）に配置された内部電極１１２ｂとのＺ軸方向の距離に対応する値である。よって、寸法ｄは、ステップＳ０２（積層）において、容量形成部１１８及び第２領域１１９ｂを形成する第３セラミックシート１０３及び第４セラミックシート１０４の厚み及び積層数の少なくとも一方によって調整することができる。

［実施例］
上記実施形態の実施例として、上記で説明した図９に示す製造方法を用い、セラミック素体１１の寸法ａ～ｄの異なる２５種類の積層セラミックコンデンサ１０のサンプル（Ｎｏ．１～２５）を１００個ずつ作製した。各サンプルではいずれも、Ｘ軸の寸法を１．０ｍｍとし、Ｙ軸及びＺ軸方向の寸法を０．５ｍｍとした。

各サンプルについて耐湿負荷試験を行った。耐湿負荷試験は、各サンプルについて、温度４５℃、湿度９５％、１０Ｖの電圧を印加した状態で１０００時間保持することにより行った。各サンプルについて電気抵抗値を測定し、電気抵抗値が１０ＭΩ以上のサンプルを正常と判定し、電気抵抗値が１０ＭΩ未満のサンプルを故障と判定した。

表１は、各サンプルの構成及び評価結果を示している。具体的に、表１には、各サンプルの寸法ａ～ｄ、寸法ａ，ｂの和ａ＋ｂ、寸法ｃ，ｄの和ｃ＋ｄが示されている。また、表１には、１００個のサンプル中、耐湿負荷試験で故障と判定されたサンプルの数の比率である故障率が示されている。

表１に示すとおり、サイドマージン部１７の厚みである寸法ａが２０μｍ以上であるサンプルＮｏ．１０，１１、及びカバー部２０の厚みである寸法ｃが２０μｍ以上であるサンプルＮｏ．２０，２１は、寸法ａ～ｄのうち他の寸法に関わらず、２０％以下の低い故障率となっている。これにより、寸法ａ，ｃの少なくとも一方が２０μｍ以上の積層セラミックコンデンサ１０には本発明を適用する必要性が低いことが確認された。

また、ｂ≧５μｍ及びａ＋ｂ≧１５μｍの条件と、ｄ≧５μｍ及びｃ＋ｄ≧１５μｍの条件と、の少なくとも一方を満たしているサンプルＮｏ．２～９，１２～１９，２２～２５では、いずれも２０％以下の低い故障率となっている。この一方で、ｂ≧５μｍ及びａ＋ｂ≧１５μｍのいずれも満たしておらず、かつｄ≧５μｍ及びｃ＋ｄ≧１５μｍのいずれも満たしていないサンプルＮｏ．１では、２５％とやや高い故障率となっている。これらにより、寸法ａ，ｃがいずれも２０μｍ未満の積層セラミックコンデンサ１０は、ｂ≧５μｍ及びａ＋ｂ≧１５μｍの条件と、ｄ≧５μｍ及びｃ＋ｄ≧１５μｍの条件と、の少なくとも一方を満たしていることが好ましいことが確認された。

特に、ｂ≧５μｍ、ａ＋ｂ≧２０μｍ、ｄ≧５μｍ、及びｃ＋ｄ≧２０μｍをいずれも満たしているサンプル２２～２５では、いずれも３％以下の非常に低い故障率となっている。また、ｂ≧１０μｍ及びｄ≧１０μｍを更に満たしているサンプル２５では、故障の発生が見られなかった。これらにより、積層セラミックコンデンサ１０は、ａ＋ｂ≧２０μｍ及びｃ＋ｄ≧２０μｍを満たしていることがより好ましく、更にｂ≧１０μｍ及びｄ≧１０μｍを満たしていることが最も好ましいことが確認された。

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

例えば、積層セラミックコンデンサ１０の製造方法は、上記に限定されない。一例として、上記の製造方法のステップＳ０５における積層体１１６の面取りの方法は、バレル研磨以外にも公知の方法を利用可能であり、例えば、サンドブラスト法やウェットブラスト法を用いることもできる。

上記実施形態では、内部電極１２ｂ，１３ｂに形成された非電極形成領域Ｎ２は略長方形状となっているが、第２領域１９ｂのＹ軸方向両端部に内部電極１２ｂ，１３ｂが少なくとも配置されない領域が形成されていれば、その形状は限定されない。非電極形成領域Ｎ２の他の形状としては、例えば、三角形、多角形あるいは四分円等の円の一部としてもよい。

また、上記実施形態では、非電極形成領域Ｎ１及びＮ２には何も配置されていないが、非電極形成領域Ｎ１及びＮ２は、セラミック層及びサイドマージン部１７と同様の材料によって構成されてもよい。これにより、容量形成部１８と、引出部１９との厚み寸法のズレを防止することが可能となる。

さらに、上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサ１０について説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１６…積層体
１７…サイドマージン部
１８…容量形成部
１９…引出部
１９ａ…第１領域
１９ｂ…第２領域
２０…カバー部

Claims (6)

1. 第１方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、前記第１方向と直交する第２方向を向いた側面と、前記第１及び第２方向と直交する第３方向を向いた端面と、前記容量形成部から前記第３方向に延び、前記内部電極が引き出された引出部と、前記第１方向の寸法が２０μｍ未満であり、前記容量形成部及び前記引出部を前記第１方向から覆うカバー部と、を有する積層体と、
   前記第２方向の寸法が２０μｍ未満であり、前記側面を覆うサイドマージン部と、
   を有するセラミック素体を具備し、
   前記引出部は、前記第１方向の中央部に配置された第１領域と、前記カバー部と前記第１領域との間に配置され、前記内部電極の前記第２方向の端部が前記第１領域よりも前記第２方向の内側に位置する第２領域と、を含み、
   前記サイドマージン部の前記第２方向の寸法をａ、前記第２領域に配置された前記内部電極の前記第２方向の端部と前記第１領域に配置された前記内部電極の前記第２方向の端部との前記第２方向の距離をｂとしたときに、５μｍ≦ｂ≦２．５ａを満たす
   積層セラミック電子部品。
2. 請求項１に記載の積層セラミック電子部品であって、
   ａ＋ｂ≧１５μｍを満たす
   積層セラミック電子部品。
3. 請求項１又は２に記載の積層セラミック電子部品であって、
   前記カバー部の前記第１方向の寸法をｃ、前記第１領域の最外層に配置された前記内部電極と前記第２領域の最外層に配置された前記内部電極との前記第１方向の距離をｄとしたときに、５μｍ≦ｄ≦２．５ｃ及びｃ＋ｄ≧１５μｍを満たす
   積層セラミック電子部品。
4. 第１方向に積層された複数のセラミック層と、前記複数のセラミック層の間に配置された複数の内部電極と、を有する容量形成部と、前記第１方向と直交する第２方向を向いた側面と、前記第１及び第２方向と直交する第３方向を向いた端面と、前記容量形成部から前記第３方向に延び、前記内部電極が引き出された引出部と、前記容量形成部及び前記引出部を前記第１方向から覆うカバー部と、を有し、前記引出部が、前記第１方向の中央部に配置された第１領域と、前記カバー部と前記第１領域との間に配置され、前記内部電極の前記第２方向の端部が前記第１領域よりも前記第２方向の内側に位置する第２領域と、を含む積層体を作製し、
   前記側面にサイドマージン部を形成してセラミック素体を作製し、
   前記セラミック素体を面取りし、
   前記サイドマージン部の前記第２方向の寸法をａ、前記第２領域に配置された前記内部電極の前記第２方向の端部と前記第１領域に配置された前記内部電極の前記第２方向の端部との前記第２方向の距離をｂとしたときに、５μｍ≦ｂ≦２．５ａを満たす
   積層セラミック電子部品の製造方法。
5. 請求項４に記載の積層セラミック電子部品の製造方法であって、
   前記セラミック素体をバレル研磨によって面取りする
   積層セラミック電子部品の製造方法。
6. 請求項４に記載の積層セラミック電子部品の製造方法であって、
   ａ＋ｂ≧１５μｍを満たす
   積層セラミック電子部品の製造方法。

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