KR101843182B1 - 적층 세라믹 전자부품 - Google Patents

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Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층을 포함하는 적층 본체; 및 상기 적층 본체 내부에 형성되며, 상기 적층 본체 중 적어도 하나 이상의 일 면으로 말단이 노출되는 복수의 내부 전극층;을 포함하고, 상기 복수의 내부 전극층이 중첩하여 형성된 용량 형성부의 두께를 T1이라 하고, 상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 내부전극 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.70 내지 0.95이고, 상기 용량 형성부가 형성된 적층 본체의 두께는 상기 내부 전극의 말단이 노출된 적층 본체 일면의 두께보다 클 수 있다.

Description

적층 세라믹 전자부품{Multilayer ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 상세하게는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자 제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
적층 세라믹 커패시터의 용량을 증가시키기 위해서는 유전체층 및 내부전극 층의 두께를 보다 얇게 형성하고 적층수를 증가시켜야 한다. 그러나, 유전체층 및 내부전극이 박층화되고 적층수가 증가함에 따라 절연 파괴(dielectric breakdown)가 발생할 가능성이 높아지고, 층간 박리 및 크랙(crack)이 발생하여 적층 세라믹 커패시터의 신뢰성이 저하될 수 있다. 이에 따라 적층 세라믹 커패시터의 소형화 및 고용량화에 한계가 있다.
본 발명은 신뢰성이 우수한 적층 세라믹 전자부품을 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태는 유전체층을 포함하는 적층 본체; 및 상기 적층 본체 내부에 형성되며, 상기 적층 본체 중 적어도 하나 이상의 일 면으로 말단이 노출되는 복수의 내부 전극층;을 포함하고, 상기 복수의 내부 전극층이 중첩하여 형성된 용량 형성부의 두께를 T1이라 하고, 상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 내부 전극말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.70 내지 0.95이고, 상기 용량 형성부가 형성된 적층 본체의 두께는 상기 내부 전극의 말단이 노출된 적층 본체 일면의 두께보다 큰 적층 세라믹 전자부품을 제공한다.
상기 용량 형성부가 형성된 적층 본체의 두께는 상기 적층 본체의 최대 두께를 형성할 수 있다.
상기 용량 형성부의 두께(T1)는 상기 적층 본체의 중앙부에서 최외곽에 배치되는 내부전극 사이의 거리일수 있다.
상기 용량 형성부의 두께(T1)는 상기 적층 본체의 중앙부에서 서로 수직하는 2개의 단면의 교차선 상에서 최상층에 배치되는 내부전극과 최하층에 배치되는 내부전극 사이의 거리로 측정될 수 있다.
상기 용량 형성부의 두께(T1) 및 상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 내부전극 사이의 거리(T2)는 상기 적층 본체의 동일 단면에서 형성될 수 있다.
상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 내부전극 사이의 거리(T2)는 상기 적층 본체의 일 면의 중앙부에서 형성될 수 있다.
상기 용량 형성부가 형성된 적층 본체의 두께에 대한 상기 내부전극의 말단이 노출된 적층 본체 일면의 두께의 비는 0.75 내지 0.97일 수 있다.
상기 용량 형성부가 형성된 적층 본체의 두께는 310 내지 320㎛일 수 있다.
상기 용량 형성부가 형성된 적층 본체의 두께는 상기 내부전극의 말단이 노출되지 않은 적층 본체 일면의 두께보다 크게 형성될 수 있다.
상기 용량 형성부의 두께(T1)는 270 내지 280㎛일 수 있다.
상기 내부전극의 말단이 노출되는 적층 본체 일면의 최대 두께에 대한 상기 적층 본체 일면의 최소 두께의 비가 0.78 내지 0.95일 수 있다.
상기 적층 본체 일면의 최소 두께는 상기 내부전극이 형성되지 않은 마진부에서 형성될 수 있다.
상기 내부 전극층 사이에 배치되는 유전체층의 두께는 0.65㎛미만일 수 있다.
상기 일 내부전극층의 두께는 0.7㎛이하일 수 있다.
본 발명의 다른 실시형태는 제1 및 제2 측면을 가지는 적층 본체; 및 상기 적층 본체 내부에 형성되며, 상기 제1 및 제2 측면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부 전극층;을 포함하고, 상기 복수의 제1 및 제2 내부 전극층이 중첩하여 형성된 용량 형성부의 두께를 T1이라 하고, 상기 적층 본체의 제1 측면 또는 제2 측면에서 최외곽에 배치된 제1 내부전극 말단 또는 제2 내부전극 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.70 내지 0.95이고, 상기 용량 형성부에서 서로 인접하는 제1 및 제2 내부전극층 사이의 거리는 0.65㎛ 미만이며, 상기 용량 형성부가 형성된 적층 본체의 두께는 상기 적층 본체의 제1 측면 또는 제2 측면의 두께보다 큰 적층 세라믹 커패시터를 제공한다.
상기 용량 형성부의 두께(T1)는 상기 적층 본체의 중앙부에서 최외곽에 배치되는 내부전극 사이의 거리일수 있다.
상기 용량 형성부의 두께(T1) 및 상기 적층 본체의 제1 측면 또는 제2 측면에서 최외곽에 배치된 제1 내부전극 말단 또는 제2 내부전극 말단 사이의 거리(T2)는 상기 적층 본체의 동일한 길이 방향 단면에서 형성될 수 있다.
상기 적층 본체의 폭 방향에 있어서, 적층 본체 중앙부의 두께는 적층 본체 단부의 두께보다 크게 형성될 수 있다.
본 발명의 또 다른 실시형태는 서로 대향하는 3쌍의 면을 가지는 적층 본체; 상기 적층 본체 내부에 형성되며, 상기 적층 본체의 적어도 하나 이상의 일면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부 전극층; 및 제1 및 제2 내부 전극층 사이에 배치되고, 두께가 0.65㎛ 미만인 복수의 유전체층을 포함하고,
상기 복수의 제1 및 제2 내부 전극층이 중첩하여 형성된 용량 형성부의 두께를 T1이라 하고, 상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 제1 내부전극 말단 또는 제2 내부전극 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.70 내지 0.95이고, 상기 용량 형성부가 형성된 적층 본체의 두께를 D1이라 하고, 상기 제1 및 제2 내부 전극의 말단이 노출되는 적층 본체 일면의 두께를 D2이라 할 때, 상기 D1에 대한 D2의 비(D2/D1)가 0.75 내지 0.97인 적층 세라믹 커패시터를 제공한다.
상기 용량 형성부가 형성된 적층 본체의 두께는 상기 내부전극의 말단이 노출되지 않은 적층 본체 일면의 두께보다 크게 형성될 수 있다.
본 발명의 일 실시형태에 따르면 유전체층 및 내부전극층이 박층화되더라도, 용량 형성부와 전극 인출부의 압착 비율을 조절하여 특정 영역에 전계가 집중되는 것을 방지할 수 있고, 층간 박리 및 크랙의 발생 가능성을 낮출 수 있다.
본 발명의 일 실시형태에 따르면 용량 형성부의 두께와 적층 본체의 측면으로 인출되는 내부전극 사이의 두께의 비율을 조절하여 특정 영역에 전계가 집중되는 것을 방지할 수 있고, 층간 박리 및 크랙의 발생 가능성을 낮출 수 있다.
또한, 본 발명의 일 실시형태에 따르면 용량 형성부가 형성되는 적층 본체의 두께와 적층 본체 측면의 두께 비율을 조절하여 특정 영역에 전계가 집중되는 것을 방지할 수 있고, 층간 박리 및 크랙의 발생 가능성을 낮출 수 있다.
또한, 본 발명의 일 실시형태에 따르면 적층 본체의 폭 방향에 있어서 적층 본체의 중앙부와 단부의 두께 비율을 조절하여 특정 영역에 전계가 집중되는 것을 방지할 수 있고, 층간 박리 및 크랙의 발생 가능성을 낮출 수 있다.
본 발명의 일 실시형태에 따르면 절연파괴의 가능성이 낮아져 절연 파괴 전압 특성이 우수하고, 고온 조건 및 내습 조건에서의 특성이 우수할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 본체를 나타내는 개략적인 사시도이다.
도 3은 적층 본체의 일 측면을 나타내는 개략적인 측면도이다.
도 4는 도 1의 A-A'방향 단면도이다.
도 5는 도 1의 B-B'방향 단면도이다.
도 6은 적층 본체를 나타내는 개략적인 분해 단면도이다.
도 7a 및 도 7b는 내부 전극층이 형성된 유전체층을 나타내는 상부 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다. 도 2는 본 발명의 일 실시형태에 따른 적층 본체를 나타내는 개략적인 사시도이고, 도 3은 적층 본체의 일 측면을 나타내는 개략적인 측면도이다. 도 4는 도 1의 A-A'방향 단면도이고, 도 5는 도 1의 B-B'방향 단면도이다. 도 6은 적층 본체를 나타내는 개략적인 분해 단면도이고, 도 7a 및 도 7b는 내부 전극층이 형성된 유전체층을 나타내는 상부 평면도이다.
적층 세라믹 전자부품으로는 커패시터, 인턱터, 압전체 소자, 바리스터 또는 서미스터 등이 있으며, 이들은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 포함할 수 있다. 이하, 도 1 내지 도 6을 참조하여, 적층 세라믹 전자부품 중 적층 세라믹 커패시터를 일예로 설명한다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 적층 본체(110); 상기 적층 본체의 양 측면에 형성되는 외부전극(131, 132);을 포함할 수 있다.
본 실시 형태에 있어서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
도 2는 도 1에 도시된 적층 세라믹 커패시터에서 외부전극(131, 132)을 제외한 적층 본체(110)를 나타내는 개략적인 사시도이고, 도 3은 적층 본체의 일 측면을 나타내는 개략적인 측면도이고, 도 6은 적층 본체를 나타내는 개략적인 분해 단면도이다.
도시된 바와 같이, 본 발명의 일 실시형태에 따르면 적층 본체(110)는 복수의 유전체층(111)이 두께 방향으로 적층되어 형성될 수 있다. 상기 적층 본체(110)를 구성하는 복수의 유전체층은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층은 높은 유전율을 갖는 세라믹 분말로 형성될 수 있으며, 상기 세라믹 분말은 이에 제한되는 것은 아니나 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있다.
이에 제한되는 것은 아니나, 상기 일 유전체층(111)의 두께는 0.65㎛미만일 수 있다. 또는 상기 일 유전체층(111)의 두께는 0.55㎛이하일 수 있다. 상기 일 유전체층(111)의 두께는 0.4㎛ 이상 내지 0.65㎛ 미만일 수 있다. 또는 상기 일 유전체층(111)의 두께는 0.45 내지 0.55㎛일 수 있다.
본 발명의 일 실시형태에서, 상기 일 유전체층의 두께는 내부 전극층(121, 122) 사이에 배치되는 일 유전체층의 평균 두께를 의미할 수 있다. 상기 유전체층의 평균 두께는 도 4와 같이 적층 본체(110)의 길이 방향 단면을 1만 배율의 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 일 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등가격인 30개의 지점은 용량 형성부(E)에서 지정될 수 있다. 도 4에 도시된 바와 같이 용량 형성부(E)는 제1 및 제2 내부전극이 중첩되는 영역을 의미할 수 있다, 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
또한, 상기 유전체층의 두께는 용량 형성부(E)에서 서로 인접하는 내부 전극층(121, 122) 사이의 평균 거리로 정의될 수도 있다. 예를 들어, 상기 스캔된 이미지에서 내부 전극층의 길이 방향으로 등간격인 30개의 지점에서 인접하는 내부 전극층 사이의 거리를 측정하여 평균 거리를 계산할 수 있다. 또한, 이러한 서로 인접하는 내부 전극층 사이의 평균 거리를 용량 형성부(E)에 배치된 10쌍의 내부 전극층으로 확장하여 측정하면, 상기 인접하는 내부 전극층 사이의 평균 거리를 더욱 일반화할 수 있다.이에 제한되는 것은 아니지만, 상기 용량 형성부(E)에서 서로 인접하는 제1 내부 전극층(121) 및 제2 내부 전극층(122) 사이의 거리는 0.65㎛ 미만일 수 있다. 또는 상기 서로 인접하는 제1 내부 전극층(121) 및 제2 내부 전극층(122) 사이의 거리는 0.55㎛이하일 수 있다. 상기 서로 인접하는 제1 내부 전극층(121) 및 제2 내부 전극층(122) 사이의 거리는 0.4㎛ 이상 내지 0.65㎛ 미만일 수 있다. 또는 상기 서로 인접하는 제1 내부 전극층(121) 및 제2 내부 전극층(122) 사이의 거리는 0.45 내지 0.55㎛일 수 있다.
본 발명의 일 실시형태에 따르면 적층 본체(110)는 육면체의 형상을 가질 수 있고, 서로 대향하는 3쌍의 측면을 가질 수 있다. 보다 구체적으로, 적층 본체의 길이 방향 단부보다 적층 본체 중앙부의 두께가 크게 형성될 수 있고, 적층 본체의 중앙부가 볼록한 형태일 수 있다.
상기 적층 본체(110) 내부에는 복수의 내부전극(121, 122)이 형성될 수 있다. 상기 내부전극(121, 122)은 유전체층(111) 상에 형성되고 소결에 의하여 일 유전체층을 사이에 두고, 유전체층의 적층 방향에 따라 대향 배치될 수 있다. 상기 내부 전극층은 Ni, Cu, Pd 등이 도전성 금속으로 형성될 수 있으며, 이에 제한되는 것은 아니나, 일 내부 전극층의 두께는 0.7㎛이하일 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 내부 전극층이 형성된 유전체층은 200층 이상 적층될 수 있다.
상기 복수의 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다. 또한, 도 7a 및 도 7b에 도시된 바와 같이, 본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)은 사각형 또는 직사각형 형태일 수 있다.
도 7a 및 도 7b를 참조하면, 일 유전체층(111)의 길이 방향(L)으로 제1 내부전극(121) 또는 제2 내부전극(122)이 형성되지 않은 길이 방향 마진부(L1)가 형성되며, 일 유전체층(111)의 폭 방향(W)으로 제1 내부전극(121) 또는 제2 내부전극(122)이 형성되지 않은 폭 방향 마진부(W1, W2)가 형성될 수 있다.
도 4를 참조하면, 상기 길이 방향 마진부(L1)에 의하여 상기 제1 및 제2 내부전극(121, 122)의 일단은 각각 적층 본체의 일 측면으로부터 소정의 간격을 두고 형성되고, 제1 및 제2 내부전극(121, 122)의 타단은 각각 적층 본체의 일 측면으로 노출될 수 있다.
도 2는 적층 본체(110)를 나타내는 개략적인 사시도이고, 도 3은 적층 본체의 제1 측면(S1)을 나타내는 개략적인 측면도이다. 상기 제1 내부전극(121)의 타단이 노출되는 적층 본체의 일 측면은 제1 측면(S1)으로 정의될 수 있고, 상기 제2 내부전극(122)의 타단이 노출되는 적층 본체의 일 측면은 제2 측면(S2)으로 정의될 수 있다.
또한 이에 제한되지 않으며, 본 발명의 일 실시형태에 의하면 내부전극의 말단은 적층 본체 중 적어도 하나 이상의 일 면으로 노출될 수 있다.
도시되지 않았으나, 제1 또는 제2 내부전극이 적층 본체의 동일 면으로 노출될 수 있다. 또는 제1 또는 제2 내부전극의 말단이 적층 본체의 2개 이상의 면으로 노출될 수 있다.
상기 적층 본체(110)의 제1 및 제2 측면(S1, S2)으로 각각 노출된 제1 및 제2 내부전극(121, 122)의 타단은 적층 본체의 양 측면에 각각 형성되는 제1 및 제2 외부전극(131, 132)과 전기적으로 연결될 수 있다.
도 4는 도 1의 A-A'방향 단면도로써, 적층 세라믹 커패시터를 길이 방향(또는 L 방향)으로 절단한 단면도이다. 도 5는 도 1의 B-B'방향 단면도로써, 적층 세라믹 커패시터를 폭 방향(W 방향)으로 절단한 단면도이다.
상기 적층 본체(110) 중 상기 제1 및 제2 내부전극(121, 122)이 중첩되는 영역에서는 전계 인가시 정전용량이 형성될 수 있다. 본 발명에서는 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 용량 형성부(E)로 지칭한다. 또한, 적층 본체 중 상기 제1 및 제2 내부전극이 중첩되지 않고, 제1 내부전극 또는 제2 내부전극만 형성된 영역을 전극 인출부로 지칭한다. 상기 전극 인출부는 길이 방향 마진부(L1)에 의하여 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 복수의 내부전극(121, 122)이 중첩된 용량 형성부(E)의 두께를 T1이라 정의할 수 있다. 상기 용량 형성부(E)의 두께(T1)는 적층 본체의 중앙부에서 형성될 수 있으며, 적층 본체 중 최외곽에 배치되는 내부전극 사이의 거리일 수 있다. 보다 구체적으로, 상기 용량 형성부(E)의 두께(T1)는 제1 및 제2 내부전극이 중첩되는 영역에 있어서 최외곽, 예를 들면 최상층 및 최하층에 배치되는 내부전극 사이의 거리일 수 있다. 상기 용량 형성부(E)의 두께(T1)는 상기 적층 본체의 중앙부에서 서로 수직하는 2개의 단면의 교차선 상에서 정의될 수 있다. 예를 들면, 도 4의 A-A'방향 단면은 적층 본체의 중앙부의 단면이고, 도 5의 B-B'방향 단면은 적층 본체의 중앙부의 단면이며, A-A'방향 단면 및 B-B'방향 단면의 교차선 상에서 최상층 및 최하층에 배치되는 내부전극 사이의 거리가 용량 형성부(E)의 두께(T1)가 될 수 있다.
또한, 상기 적층 본체의 일 측면에서 최외곽에 배치된 내부전극 말단 사이의 거리를 T2라고 정의할 수 있다. 보다 구체적으로, 상기 T2는 제1 내부전극 또는 제2 내부전극의 말단이 노출된 적층 본체의 일 측면에 있어서 최외곽, 예를 들면 최상층에 배치되는 내부전극과 최하층에 배치되는 내부전극 사이의 거리일 수 있다.
도 3을 참조하면, 적층 본체의 제1 측면(S1)으로 제1 내부전극(121)의 말단이 노출될 수 있으며, 제1 측면에 있어서 최상층에 배치되는 제1 내부전극(121)과 최하층에 배치되는 제1 내부전극(121) 사이의 거리가 T2로 정의될 수 있다.
또한, 상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 내부전극 사이의 거리(T2)는 상기 적층 본체의 일 면의 중앙부에서 형성될 수 있다. 상기 T2는 제1 측면에 있어서 최상층에 배치되는 제1 내부전극(121)의 중앙부와 최하층에 배치되는 제1 내부전극(121) 중앙부의 거리일 수 있다.
또한, 도 4에 도시된 바와 같이, 상기 용량 형성부의 두께(T1) 및 상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 내부전극 사이의 거리(T2)는 상기 적층 본체의 동일 단면에서 형성될 수 있다. 상기 동일 단면은 내부전극의 말단이 노출되는 면을 포함하는 단면일 수 있고, 본 실시형태의 경우 적층 세라믹 커패시터의 길이 방향 단면일 수 있다.
상기 T1에 대한 T2의 비(T2/T1)는 0.70 내지 0.95일 수 있다. 이에 제한되는 것은 아니나, 상기 용량 형성부의 두께(T1)는 270 내지 280㎛ 일 수 있다.
적층 본체 중 제1 및 제2 내부전극이 중첩되는 용량 형성부와 제1 내부전극 또는 제2 내부전극만이 형성되는 전극 인출부는 밀도 차이가 발생하게 된다. 용량 형성부와 전극 인출부의 밀도 차이가 커지면, 전극 인출부에서는 층간 박리(delamination) 또는 크랙(crack)이 발생할 수 있다. 층간 박리나 크랙이 발생된 부위를 통하여 도금액 침투가 발생하고, 이에 따라 적층 세라믹 커패시터의 신뢰성이 저하될 수 있다.
본 발명의 일 실시형태에 따르면, 용량 형성부와 전극 인출부를 차등적으로 압착하여 밀도 차이를 줄일 수 있다. 용량 형성부와 전극 인출부의 두께 비율을 조절하여 적층 세라믹 커패시터의 층간 박리 또는 크랙 발생율을 낮추고, 절연파괴 전압을 높일 수 있다.
상기 T1에 대한 T2의 비(T2/T1)가 0.70 미만이면 전극 인출부의 층간 박리 또는 크랙이 발생할 가능성은 낮으나, 전극 인출부가 지나치게 압축되고, 내부전극 단부가 과도하게 휘어질 수 있다. 이에 따라 인접하는 내부전극 간의 거리가 짧아지고, 그 사이에 위치하는 유전체층이 얇아져, 이 영역에 전계가 집중될 수 있다. 이러한 경우 절연파괴 전압 특성이 저하될 수 있고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
또한, T1에 대한 T2의 비(T2/T1)가 0.95 를 초과하면 전극 인출부의 압축 정도가 작아 층간 박리 또는 크랙이 발생할 가능성이 높고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
상술한 바와 같이 적층 세라믹 커패시터를 소형화 및 고용량화하기 위해서는 유전체층 및 내부 전극층의 두께를 보다 얇게 형성하고 적층수를 증가시켜야 한다. 그러나, 유전체층 및 내부 전극층이 박층화되고 적층수가 증가함에 따라 내부전극이 중첩된 용량 형성부와 전극 인출부의 밀도 차이는 더욱 커지게 된다. 이에 따라 전극 인출부에서는 박리(delamination)나 크랙(crack)이 발생하게 된다.
또한, 전극 인출부의 밀도를 증가시키기 위해 전극 인출부를 과도하게 압축하는 경우 내부전극 말단이 과도하게 휘게되어 상하로 인접하는 내부전극 간의 거리가 좁아지게 된다. 내부전극 간의 거리가 좁아진 영역에 전계가 집중되고, 이러한 영역에서는 낮은 전압하에서도 절연 파괴가 일어날 가능성이 커진다.
그러나, 본 발명의 일 실시형태에 따르면, 일 유전체층(111)의 두께는 0.65㎛미만일 수 있다. 또한 본 발명의 일 실시형태에 따르면, 일 내부 전극층의 두께는 0.7㎛이하일 수 있다. 또한, 내부 전극층이 형성된 유전체층은 200층 이상 적층 될 수 있다.
상술한 바와 같이, 본 발명의 일 실시형태에 따르면 유전체층 및 내부전극층이 박층화되더라도, 용량 형성부와 전극 인출부의 압착 비율을 조절하여 특정 영역에 전계가 집중되는 것을 방지할 수 있고, 층간 박리 및 크랙의 발생 가능성을 낮출 수 있기 때문이다.
도 4 및 도 5에 도시된 바와 같이 본 발명의 일 실시형태에 따르면, 용량 형성부(E)가 형성된 적층 본체의 두께(D1)는 적층 본체 측면의 두께(D2)보다 크게 형성될 수 있다. 상기 적층 본체의 측면은 길이 방향의 측면을 의미할 수 있고, 상술한 제1 내부전극(121) 또는 제2 내부전극(122)의 말단이 노출되는 제1 측면(S1) 또는 제2 측면(S2)일 수 있다.
상기 용량 형성부(E)가 형성된 적층 본체의 두께(D1)는 적층 본체의 최대 두께를 형성할 수 있다. 또한 상기 적층 본체 측면의 두께(D2)는 제1 내부전극 또는 제2 내부전극이 존재하는 영역에서 측정될 수 있다. 도 3에 도시된 바와 같이 적층 본체의 측면에는 제1 내부전극(121)이 형성되지 않는 폭 방향 마진부(W1, W2)가 존재하며, 상기 적층 본체 측면의 두께(D2)는 폭 방향 마진부(W1, W2)가 아닌 제1 내부전극(121)이 존재하는 영역의 적층 본체 측면의 두께(D2)일 수 있다.
상기 용량 형성부(E)가 형성된 적층 본체의 두께(D1)는 이에 제한되는 것은 아니나, 310 내지 320㎛일 수 있다.
상기 용량 형성부가 형성된 적층 본체의 두께에 대한 적층 본체 측면의 두께 비(D2/D1)는 0.75 내지 0.97일 수 있다.
상기 용량 형성부가 형성된 적층 본체의 두께에 대한 적층 본체 측면의 두께 비(D2/D1)가 0.75 미만이면 전극 인출부의 층간 박리 또는 크랙이 발생할 가능성은 낮으나, 특정 영역에 전계가 집중되어 절연파괴 전압이 낮아질 가능성이 있고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
또한, 용량 형성부가 형성된 적층 본체의 두께에 대한 적층 본체 측면의 두께 비(D2/D1)가 0.97을 초과하면 층간 박리 또는 크랙이 발생할 가능성이 높고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 도 3 및 도 5에 도시된 바와 같이 적층 본체의 폭 방향에 있어서, 적층 본체의 중앙부의 두께는 적층 본체 단부의 두께보다 크게 형성될 수 있다. 상기 적층 본체의 중앙부의 두께는 내부전극의 존재하는 영역에서 측정될 수 있고, 상기 적층 본체의 단부의 두께는 내부전극이 형성되지 않은 폭 방향의 마진부에서 측정될 수 있다.
본 발명의 일 실시형태에 따르면, 적층 본체의 단부는 내부전극의 말단이 노출되지 않은 적층 본체의 일면을 의미할 수 있다.
본 발명의 일 실시형태에 따르면, 도 3에 도시된 바와 같이 제1 내부전극(121)의 말단이 노출되는 적층 본체 제1 측면(S1)의 최대 두께(D3)에 대한 제1 내부전극(121)의 말단이 노출되는 적층 본체 제1 측면의 최소 두께(D4)의 비(D4/D3)가 0.78 내지 0.95일 수 있다.
상기 적층 본체 측면의 최대 두께(D3)는 제1 내부전극(121)이 존재하는 영역에서 형성될 수 있고, 상기 적층 본체 측면의 최소 두께(D4)는 제1 내부전극(121) 형성되지 않는 폭 방향의 마진부(W1, W2)에서 형성될 수 있다.
이에 제한되는 것은 아니나, 상기 제1 내부전극(121)의 말단이 노출되는 측면의 최대 두께(D3)는 200 내지 300㎛일 수 있다.
또한 도시되지 않았으나, 제2 내부전극의 말단이 노출되는 적층 본체 제2 측면의 최대 두께에 대한 제2 내부전극의 말단이 노출되는 측면의 최소 두께의 비는 0.78 내지 0.95일 수 있다.
상기 D3에 대한 D4의 비가 0.78 미만이면 내부전극의 폭 방향(W 방향) 말단이 지나치게 휘어져 상하로 인접하는 내부전극 사이의 간격이 줄어들 수 있다. 이에 따라 내부전극의 폭 방향에 말단에 전계가 집중되어 절연파괴 전압이 낮아질 수 있고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
또한, 상기 D3에 대한 D4의 비가 0.95를 초과하면 층간 박리 또는 크랙이 발생할 가능성이 높고, 고온 조건 및 내습 조건에서의 특성이 저하될 수 있다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
우선, 복수 개의 세라믹 그린시트에 내부전극 패턴을 형성할 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.
상기 세라믹 분말은 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다. 상기 세라믹 그린시트가 소성되면 적층 본체를 구성하는 유전체층(111)이 될 수 있다.
상기 내부전극 패턴은 도전성 금속을 포함하는 내부전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, Ni, Cu, Pd, 또는 이들의 합금일 수 있다.
상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.
세라믹 그린시트에 형성된 내부전극 패턴이 추후 절단 공정에 의하여 서로 다른 측면으로 노출될 수 있도록 적층하여 세라믹 그린시트 적층체를 형성할 수 있다. 상기 세라믹 그린시트 적층체를 압착하여 적층 본체의 두께 비율을 조절할 수 있다. 상술한 바와 같이 본 발명의 일 실시형태에 의하면 전극 인출부는 용량 형성부보다 강하게 압축될 수 있다. 또한, 적층 본체의 측면 및 단부는 중앙부보다 강하게 압축될 수 있다.
상기 압착은 소정의 압력으로 수행될 수 있다. 이에 제한되는 것은 아니나, 상기 압착은 등압 압축성형(isostatic pressing)으로 수행될 수 있다. 이에 제한되는 것은 아니나, 상기 압축은 500 내지 1500kgf/cm2 압력 조건에서 수행될 수 있다. 상기 등압 압축 성형시 적층 본체의 용량 형성부와 전극 인출부를 차별적으로 압착하기 위하여 압착시 세라믹 그린시트 적층체의 상하면에 부자재를 적용할 수 있다. 상기 부자재는 이에 제한되는 것은 아니나, 폴리에틸렌테레프탈레이트(PET) 필름, 비닐(Vinyl) 필름, 또는 고무(rubber) 등을 사용할 수 있다.
도 6은 세라믹 그린시트에 형성된 내부전극 패턴이 절단된 상태이나, 상기 압축 공정을 개략적으로 나타내는 것으로 이해될 수 있다. 상기 세라믹 그린시트 적층체의 상부 및 하부에 부자재(P)를 배치하여 압착할 수 있다. 또한, 이에 제한 되지 않고, 상기 부자재를 세라믹 그린시트의 상부 또는 하부에만 배치하여 압착할 수 있다.
또한, 상기 압착은 소정의 온도에서 수행될 수 있으며, 이에 제한되는 것은 아니나, 50 내지 100℃에서 수행될 수 있다.
상기 내부전극의 길이 방향 말단이 측면을 통하여 노출되도록 세라믹 그린시트 적층체를 절단하여 세라믹 그린 칩을 형성할 수 있다. 상기 세라믹 그린 칩을 가소 및 소성하여 적층 본체를 형성할 수 있다.
상기 가소 공정은 탈바인더를 위하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 대기 분위기에서 수행될 수 있다.
상기 소성 공정은 내부전극이 산화되지 않도록 환원 분위기에서 소성될 수 있다. 또한 상기 소성은 900 내지 1300℃의 온도 범위에서 수행될 수 있다.
다음으로, 적층 본체의 측면으로 노출된 내부전극의 말단과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 수행할 수 있다.
이하, 실시예 및 비교예를 참조하여 본 발명을 보다 구체적으로 설명하나, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.
[실시예]
소성 전 두께가 각각 1.27㎛, 1.20㎛, 1.00㎛, 0.90㎛, 및 0.80㎛인 세라믹 그린시트 상에 내부전극 페이스트를 인쇄한 후 220 내지 270층 적층하여 세라믹 적층체를 제조하였다. 상기 세라믹 적층체를 85℃에서 1000kgf/cm2 압력조건으로 등압 압축성형(isostatic pressing) 하였다. 이때, 전극 인출부의 압축을 강화하기 위해 세라믹 적층체의 상하면에 PET 필름, 비닐 필름 및 고무 의 부자재를 차별적으로 적용하였고, 용량 형성부가 형성된 적층 본체의 두께는 적층 본체 측면의 두께보다 크게 형성하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다. 이후, 1200℃에서 내부전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 유전체층의 평균 두께는 0.45 내지 0.70㎛이였고, 내부 전극층의 평균 두께는 0.65㎛이였다. 소성 칩 크기는 0.6±0.09mm×0.3±0.09mm×0.3±0.09mm(L×W×T)를 만족하였다.
상기 소성 칩을 특성을 평가하고, 이의 결과를 하기 표 1 및 표 2에 나타내었다.
소성 후 일 유전체층의 두께는 내부 전극층 사이에 배치되는 일 유전체층의 평균 두께로 측정하였다. 상기 일 유전체층의 평균 두께는 도 4와 같이 적층 본체의 길이 방향 단면을 1만 배율의 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하고, 스캔된 이미지에서 일 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정하였다. 상기 등간격인 30개의 지점은 용량 형성부에서 지정되었다.
소성 칩의 박리 또는 크랙 발생율은 소성 칩 100개에 대해서 단면 검사를 행하고, 박리 및 크랙 발생율을 백분율로 나타내었다.
절연파괴전압(BDV: Breakdown Voltage) 특성은 10V/sec의 속도로 DC 전압을 인가하면서 평가하였고, 고온 가속 특성은 고온가속시험에 따른 NG율로 평가하였으며, 200개의 소성 칩에 대해여 135℃에서 9.45V DC 전압을 인가하고, 48시간 이내 절연저항이 104Ω 이하로 떨어진 소성 칩의 수를 백분율로 표시하였다.
내습부하특성은 내습부하시험에 따른 NG율로 평가하였으며, 200개의 소성 칩에 대해서 40℃, 상대습도 95%하에서 6.3V DC 전압 인가하여 100시간 이내에 절연저항이 104Ω 이하로 떨어진 소성 칩의 수를 백분율로 표시하였다.
유전체 두께(um) T1 T2 T2/T1 D1 D2 D2/D1 D3 D4 D4/D3
비교예1 0.70 275 267 0.97 315 309 0.98 309 299 0.97
비교예2 0.70 276 235 0.85 313 272 0.87 272 234 0.86
비교예3 0.70 274 200 0.73 316 237 0.75 237 175 0.74
비교예4 0.70 274 170 0.62 314 204 0.65 204 137 0.67
비교예5 0.65 276 270 0.98 316 313 0.99 313 310 0.99
비교예6 0.65 275 237 0.86 314 276 0.88 276 240 0.87
비교예7 0.65 275 204 0.74 315 239 0.76 239 184 0.77
비교예8 0.65 273 177 0.65 312 212 0.68 212 138 0.65
비교예9 0.55 275 270 0.98 315 312 0.99 312 309 0.99
실시예1 0.55 276 262 0.95 316 307 0.97 307 291 0.95
실시예2 0.55 274 227 0.83 313 269 0.86 269 229 0.85
실시예3 0.55 276 204 0.74 314 245 0.78 245 196 0.80
실시예4 0.55 275 193 0.70 315 236 0.75 236 184 0.78
비교예10 0.55 274 178 0.65 314 220 0.70 220 169 0.77
비교예11 0.55 277 161 0.58 314 198 0.63 198 138 0.70
비교예12 0.50 275 267 0.97 313 310 0.99 310 304 0.98
실시예5 0.50 273 259 0.95 314 305 0.97 305 292 0.96
실시예6 0.50 274 238 0.87 312 281 0.90 281 256 0.91
실시예7 0.50 275 212 0.77 314 242 0.77 242 181 0.75
비교예13 0.50 276 188 0.68 315 224 0.71 224 161 0.72
비교예14 0.50 273 161 0.59 312 197 0.63 197 128 0.65
비교예15 0.45 270 265 0.98 310 307 0.99 307 301 0.98
실시예8 0.45 272 253 0.93 314 298 0.95 298 277 0.93
실시예9 0.45 271 233 0.86 313 275 0.88 275 240 0.87
실시예10 0.45 270 197 0.73 312 234 0.75 234 171 0.73
비교예16 0.45 270 186 0.69 310 226 0.73 226 163 0.72
비교예17 0.45 272 163 0.60 311 202 0.65 202 135 0.67
적층수 Delam/Crack 발생율(%) BDV(V) 고온가속시험 NG율(%) 내습부하시험 NG율(%)
비교예1 220 0 85 0 0
비교예2 220 0 83 0 0
비교예3 220 0 83 0 0
비교예4 220 0 85 0 0
비교예5 230 0 76 0 0
비교예6 230 0 78 0 0
비교예7 230 0 79 0 0
비교예8 230 0 77 0 0
비교예9 250 18 73 12.5 24.5
실시예1 250 0 75 0 0
실시예2 250 0 72 0 0
실시예3 250 0 71 0 0
실시예4 250 0 72 0 0
비교예10 250 0 32 24.5 10.5
비교예11 250 0 24 32.5 12.0
비교예12 260 20 68 10.5 20.5
실시예5 260 0 67 0 0
실시예6 260 0 68 0 0
실시예7 260 0 63 0 0
비교예13 260 0 30 36.5 20.0
비교예14 260 0 25 32.0 21.5
비교예15 270 23 62 15.5 28.5
실시예8 270 0 62 0 　0
실시예9 270 0 61 0 　0
실시예10 270 0 60 0 　0
비교예16 270 0 27 42.5 25.5
비교예17 270 0 18 43 29
상기 T1는 용량 형성부의 두께, T2는 내부전극의 말단이 노출된 적층 본체 일면에서 내부전극 사이의 거리, D1은 용량 형성부가 형성된 적층 본체의 두께, D2는 내부전극의 말단이 노출된 적층 본체 일면의 두께, D3는 내부전극의 말단이 노출된 적층 본체 일면의 최대 두께, D4는 내부전극의 말단이 노출된 적층 본체 일면의 최소 두께이다.
상기 T1, T2, D1 및 D2는 도 4에 도시한 바와 같이, 내부전극의 말단이 노출된 적층 본체 중앙부의 길이 방향의 단면도에서 측정하였으며, D3 및 D4는 내부전극의 말단이 노출된 적층 본체 일면에서 측정하였다.
상기 표 1 및 표 2를 참조하면, 소성 후 유전체층의 두께가 0.65㎛이상인 비교예 1 내지 비교예 8은 T1와 T2의 비에 상관없이 박리 및 크랙이 발생하지 않았고, BDV 이 높았으며, 고온 부하 및 내습부하 NG율이 발생하지 않았다.
이에 반하여, 소성 후 유전체층의 두께가 0.65㎛이하인 비교예 9, 비교예 12 및 비교예 15는 전극 인출부의 압축율이 작아 박리 또는 크랙 발생율이 높았고, 고온가속특성 및 내습부하특성이 저하되었다. 또한, 비교예 10, 비교예 11, 비교예 13, 비교예 14, 비교예 16 및 비교예 17은 전극 인출부의 압축율이 커서 박리 또는 크랙은 발생하지 않으나 과도한 압축에 따라 BDV 특성이 저하되었고, 이로 인해 고온가속시험 NG율과 내습부하시험 NG율이 높게 나타났다. 이는 내부전극의 길이 방향의 말단이 휘어져 유전체층이 얇아짐에 따라 전계 집중이 발생한 것으로 판단된다.
실시예 1 내지 10은 용량 형성부와 전극 인출부의 압축 비율이 조절되어, 박리 또는 크랙이 발생하지 않았으며, 폭 방향 또는 길이 방향 마진부로 갈수록 내부전극의 말단이 휘어지는 현상이 없어 유전체층의 두께가 얇아지지 않을 것으로 판단된다. 이에 따라, BDV 특성이 저하되지 않았고, 고온가속특성 및 내습부하특성이 우수하였으며, 도금액 침투에 의한 신뢰성 저하가 없었다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 적층 본체 111: 유전체층
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극
E: 용량 형성부 W1, W2: 폭 방향 마진부
L1: 길이 방향 마진부

Claims (21)

  1. 유전체층을 포함하는 적층 본체; 및
    상기 적층 본체 내부에 형성되며, 상기 적층 본체 중 적어도 하나 이상의 일 면으로 말단이 노출되는 복수의 내부 전극층;을 포함하고,
    상기 복수의 내부 전극층이 중첩하여 형성된 용량 형성부의 두께를 T1이라 하고, 상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 내부전극 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.70 내지 0.95이고, 상기 용량 형성부가 형성된 적층 본체의 두께는 상기 내부 전극의 말단이 노출된 적층 본체 일면의 두께보다 크며,
    상기 유전체층의 길이방향으로 상기 복수의 내부 전극층이 중첩하지 아니한 마진부를 L1이라 할 때, 상기 L1 상에 형성된 내부전극의 끝단부가 활 모양을 가지는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 용량 형성부가 형성된 적층 본체의 두께는 상기 적층 본체의 최대 두께를 형성하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 용량 형성부의 두께(T1)는 상기 적층 본체의 중앙부에서 최외곽에 배치되는 내부전극 사이의 거리인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 용량 형성부의 두께(T1)는 상기 적층 본체의 중앙부에서 서로 수직하는 2개의 단면의 교차선 상에서 최상층에 배치되는 내부전극과 최하층에 배치되는 내부전극 사이의 거리로 측정되는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 용량 형성부의 두께(T1) 및 상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 내부전극 사이의 거리(T2)는 상기 적층 본체의 동일 단면에서 형성되는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 내부전극 사이의 거리(T2)는 상기 적층 본체의 일 면의 중앙부에서 형성되는 적층 세라믹 전자부품.
  7. 삭제
  8. 제1항에 있어서,
    상기 용량 형성부가 형성된 적층 본체의 두께는 310 내지 320㎛인 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 용량 형성부가 형성된 적층 본체의 두께는 상기 내부전극의 말단이 노출되지 않은 적층 본체 일면의 두께보다 큰 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 용량 형성부의 두께(T1)는 270 내지 280㎛인 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 내부전극의 말단이 노출되는 적층 본체 일면의 최대 두께에 대한 상기 적층 본체 일면의 최소 두께의 비가 0.78 내지 0.95인 적층 세라믹 전자부품.
  12. 제11항에 있어서,
    상기 적층 본체 일면의 최소 두께는 상기 내부전극이 형성되지 않은 마진부에서 형성되는 적층 세라믹 전자부품.
  13. 제1항에 있어서,
    상기 내부 전극층 사이에 배치되는 유전체층의 두께는 0.65㎛미만인 적층 세라믹 전자부품.
  14. 제1항에 있어서,
    상기 일 내부전극층의 두께는 0.7㎛이하인 적층 세라믹 전자부품.
  15. 제1 및 제2 측면을 가지는 적층 본체; 및
    상기 적층 본체 내부에 형성되며, 상기 제1 및 제2 측면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부 전극층;을 포함하고,
    상기 복수의 제1 및 제2 내부 전극층이 중첩하여 형성된 용량 형성부의 두께를 T1이라 하고, 상기 적층 본체의 제1 측면 또는 제2 측면에서 최외곽에 배치된 제1 내부전극 말단 또는 제2 내부전극 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.70 내지 0.95이고, 상기 용량 형성부에서 서로 인접하는 제1 및 제2 내부전극층 사이의 거리는 0.65㎛ 미만이며, 상기 용량 형성부가 형성된 적층 본체의 두께는 상기 적층 본체의 제1 측면 또는 제2 측면의 두께보다 크고,
    상기 용량 형성부가 형성된 적층 본체의 두께에 대한 상기 내부전극의 말단이 노출된 적층 본체 일면의 두께의 비는 0.75 내지 0.97인 적층 세라믹 커패시터.
  16. 제15항에 있어서,
    상기 용량 형성부의 두께(T1)는 상기 적층 본체의 중앙부에서 최외곽에 배치되는 내부전극 사이의 거리에서 형성되는 적층 세라믹 커패시터.
  17. 제15항에 있어서,
    상기 용량 형성부의 두께(T1) 및 상기 적층 본체의 제1 측면 또는 제2 측면에서 최외곽에 배치된 제1 내부전극 말단 또는 제2 내부전극 말단 사이의 거리(T2)는 상기 적층 본체의 동일한 길이 방향 단면에서 형성되는 적층 세라믹 커패시터.
  18. 제15항에 있어서,
    상기 적층 본체의 폭 방향에 있어서, 적층 본체 중앙부의 두께는 적층 본체 단부의 두께 보다 큰 적층 세라믹 커패시터.
  19. 서로 대향하는 3쌍의 면을 가지는 적층 본체;
    상기 적층 본체 내부에 형성되며, 상기 적층 본체의 적어도 하나 이상의 일면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부 전극층; 및
    상기 제1 및 제2 내부전극층 사이에 배치되고, 두께가 0.65㎛ 미만인 복수의 유전체층;을 포함하고,
    상기 복수의 제1 및 제2 내부 전극층이 중첩하여 형성된 용량 형성부의 두께를 T1이라 하고, 상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 제1 내부전극 말단 또는 제2 내부전극 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.70 내지 0.95이고, 상기 용량 형성부가 형성된 적층 본체의 두께를 D1이라 하고, 상기 제1 및 제2 내부 전극의 말단이 노출되는 적층 본체 일면의 두께를 D2이라 할 때, 상기 D1에 대한 D2의 비(D2/D1)가 0.75 내지 0.97인 적층 세라믹 커패시터.
  20. 제19항에 있어서,
    상기 용량 형성부가 형성된 적층 본체의 두께는 상기 내부전극의 말단이 노출되지 않은 적층 본체 일면의 두께보다 큰 적층 세라믹 커패시터.
  21. 유전체층을 포함하는 적층 본체; 및
    상기 적층 본체 내부에 형성되며, 상기 적층 본체 중 적어도 하나 이상의 일 면으로 말단이 노출되는 복수의 내부 전극층;을 포함하고,
    상기 복수의 내부 전극층이 중첩하여 형성된 용량 형성부의 두께를 T1이라 하고, 상기 내부전극의 말단이 노출된 적층 본체의 일 면에서 최외곽에 배치된 내부전극 말단 사이의 거리를 T2라 할 때, T1에 대한 T2의 비(T2/T1)가 0.70 내지 0.95이고, 상기 용량 형성부가 형성된 적층 본체의 두께는 상기 내부 전극의 말단이 노출된 적층 본체 일면의 두께보다 크며, 상기 용량 형성부가 형성된 적층 본체의 두께에 대한 상기 내부전극의 말단이 노출된 적층 본체 일면의 두께의 비는 0.75 내지 0.97인 적층 세라믹 전자부품.
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