JP2012253338A - 積層セラミック電子部品 - Google Patents

積層セラミック電子部品 Download PDF

Info

Publication number
JP2012253338A
JP2012253338A JP2012115537A JP2012115537A JP2012253338A JP 2012253338 A JP2012253338 A JP 2012253338A JP 2012115537 A JP2012115537 A JP 2012115537A JP 2012115537 A JP2012115537 A JP 2012115537A JP 2012253338 A JP2012253338 A JP 2012253338A
Authority
JP
Japan
Prior art keywords
thickness
multilayer
laminated
internal electrodes
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012115537A
Other languages
English (en)
Inventor
San-Ho Kim
ホ キム、サン
Original Assignee
Samsung Electro-Mechanics Co Ltd
サムソン エレクトロ−メカニックス カンパニーリミテッド.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR10-2011-0052480 priority Critical
Priority to KR1020110052480A priority patent/KR101843182B1/ko
Application filed by Samsung Electro-Mechanics Co Ltd, サムソン エレクトロ−メカニックス カンパニーリミテッド. filed Critical Samsung Electro-Mechanics Co Ltd
Publication of JP2012253338A publication Critical patent/JP2012253338A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics

Abstract

【課題】本発明は、積層セラミック電子部品に関する。
【解決手段】本発明の一実施形態による積層セラミック電子部品は、誘電体層を含む積層本体と、上記積層本体の内部に形成され上記積層本体の少なくとも一つ以上の一面に末端が露出される複数の内部電極層と、を含み、上記複数の内部電極層が重なって形成された容量形成部の厚さをT1とし、上記内部電極の末端が露出された積層本体の一面において最外郭に配置された内部電極の末端間の距離をT2とすると、T1に対するT2の比(T2/T1)が0.70〜0.95であり、上記容量形成部が形成された積層本体の厚さが上記内部電極の末端が露出された積層本体の一面の厚さより大きいことができる。
【選択図】図2

Description

本発明は、積層セラミック電子部品に関し、より詳細には、信頼性に優れた積層セラミック電子部品に関する。
一般に、キャパシタ、インダクタ、圧電体素子、バリスタ又はサーミスター等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体と、上記本体の内部に形成された内部電極と、上記内部電極と接続されるようにセラミック本体の表面に設けられた外部電極と、を備える。
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層と、一誘電体層を介して対向配置される内部電極と、上記内部電極に電気的に接続された外部電極と、を含む。
積層セラミックキャパシタは、小型でありながらも高容量が保障され、実装が容易であるという長所から、コンピュータ、PDA、携帯電話等の移動通信装置の部品として広く用いられている。
近年では、電子製品の小型化及び多機能化に伴い、チップ部品も小型化及び高機能化の傾向にあるため、積層セラミックキャパシタにおいても小型及び高容量の製品が求められている。
積層セラミックキャパシタの容量を増加させるためには、誘電体層及び内部電極の厚さをより薄くし積層数を増加させなければならない。しかしながら、誘電体層及び内部電極の薄層化及び積層数の増加に伴い、絶縁破壊(dielectric breakdown)の発生可能性が高くなり、層間剥離及びクラック(crack)の発生によって積層セラミックキャパシタの信頼性が低下することがある。これにより、積層セラミックキャパシタの小型化及び高容量化に限界がある。
本発明は、信頼性に優れた積層セラミック電子部品を提供することを目的とする。
本発明の一実施形態は、誘電体層を含む積層本体と、上記積層本体の内部に形成され上記積層本体の少なくとも一つ以上の一面に末端が露出される複数の内部電極と、を含み、上記複数の内部電極が重なって形成された容量形成部の厚さをT1とし、上記内部電極の末端が露出された積層本体の一面において最外郭に配置された内部電極の末端間の距離をT2とすると、T1に対するT2の比(T2/T1)が0.70〜0.95であり、上記容量形成部が形成された積層本体の厚さが上記内部電極の末端が露出された積層本体の一面の厚さより大きい積層セラミック電子部品を提供する。
上記容量形成部が形成された積層本体の厚さは、上記積層本体の最大厚さを形成することができる。
上記容量形成部の厚さT1は、上記積層本体の中央部において最外郭に配置される内部電極間の距離であることができる。
上記容量形成部の厚さT1は、上記積層本体の中央部において垂直な二つの断面の交差線上において最上層に配置される内部電極と最下層に配置される内部電極との距離で測定されることができる。
上記容量形成部の厚さT1、及び上記内部電極の末端が露出された積層本体の一面において最外郭に配置された内部電極間の距離T2は、上記積層本体の同一断面で形成されることができる。
上記内部電極の末端が露出された積層本体の一面において最外郭に配置された内部電極間の距離T2は、上記積層本体の一面の中央部で形成されることができる。
上記容量形成部が形成された積層本体の厚さに対する上記内部電極の末端が露出された積層本体の一面の厚さの比は、0.75〜0.97であることができる。
上記容量形成部が形成された積層本体の厚さは、310〜320μmであることができる。
上記容量形成部が形成された積層本体の厚さは、上記内部電極の末端が露出されない積層本体の一面の厚さより大きいことができる。
上記容量形成部の厚さT1は、270〜280μmであることができる。
上記内部電極の末端が露出される積層本体の一面の最大厚さに対する上記積層本体の一面の最小厚さの比は、0.78〜0.95であることができる。
上記積層本体の一面の最小厚さは、上記内部電極が形成されないマージン部で形成されることができる。
上記内部電極間に配置される誘電体層の厚さは、0.65μm未満であることができる。
上記一内部電極の厚さは、0.7μm以下であることができる。
本発明の他の実施形態は、第1及び第2の側面を有する積層本体と、上記積層本体の内部に形成され上記第1及び第2の側面に末端がそれぞれ露出される複数の第1及び第2の内部電極と、を含み、上記複数の第1及び第2の内部電極が重なって形成された容量形成部の厚さをT1とし、上記積層本体の第1の側面又は第2の側面において最外郭に配置された第1の内部電極の末端間の距離又は第2の内部電極の末端間の距離をT2とすると、T1に対するT2の比(T2/T1)が0.70〜0.95であり、上記容量形成部において隣接する第1及び第2の内部電極間の距離が0.65μm未満であり、上記容量形成部が形成された積層本体の厚さが上記積層本体の第1の側面又は第2の側面の厚さより大きい積層セラミックキャパシタを提供する。
上記容量形成部の厚さT1は、上記積層本体の中央部において最外郭に配置される内部電極間の距離で形成されることができる。
上記容量形成部の厚さT1、及び上記積層本体の第1の側面において最外郭に配置された第1の内部電極の末端間の距離又は第2の側面において最外郭に配置された第2の内部電極の末端間の距離T2は、上記積層本体の同一長さ方向断面で形成されることができる。
上記積層本体の幅方向において、積層本体の中央部の厚さは、積層本体の端部の厚さより大きいことができる。
本発明のさらに他の実施形態は、対向する3対の面を有する積層本体と、上記積層本体の内部に形成され上記積層本体の少なくとも一つ以上の面に末端がそれぞれ露出される複数の第1及び第2の内部電極と、上記第1及び第2の内部電極間に配置され厚さが0.65μm未満である複数の誘電体層と、を含み、
上記複数の第1及び第2の内部電極が重なって形成された容量形成部の厚さをT1とし、上記内部電極の末端が露出された積層本体の一面において最外郭に配置された第1の内部電極の末端間の距離又は第2の内部電極の末端間の距離をT2とすると、T1に対するT2の比(T2/T1)が0.70〜0.95であり、上記容量形成部が形成された積層本体の厚さをD1とし、上記第1及び第2の内部電極の末端が露出される積層本体の一面の厚さをD2とすると、D1に対するD2の比(D2/D1)が0.75〜0.97である積層セラミックキャパシタを提供する。
上記容量形成部が形成された積層本体の厚さは、上記内部電極の末端が露出されない積層本体の一面の厚さより大きいことができる。
本発明の一実施形態によると、誘電体層及び内部電極が薄層化されても、容量形成部と電極引出部との圧着比を調節することにより、特定領域への電界の集中を防止することができ、層間剥離及びクラックの発生可能性を低くすることができる。
また、本発明の一実施形態によると、容量形成部の厚さと積層本体の側面に引き出される内部電極間の厚さとの比を調節することにより、特定領域への電界の集中を防止することができ、層間剥離及びクラックの発生可能性を低くすることができる。
また、本発明の一実施形態によると、容量形成部が形成される積層本体の厚さと積層本体の側面の厚さとの比を調節することにより、特定領域への電界の集中を防止することができ、層間剥離及びクラックの発生可能性を低くすることができる。
また、本発明の一実施形態によると、積層本体の幅方向において積層本体の中央部の厚さと端部の厚さとの比を調節することにより、特定領域への電界の集中を防止することができ、層間剥離及びクラックの発生可能性を低くすることができる。
さらに、本発明の一実施形態によると、絶縁破壊の可能性が低くなるため、絶縁破壊電圧特性に優れ、高温条件及び耐湿条件での特性に優れている。
本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図である。 本発明の一実施形態による積層本体を示す概略斜視図である。 積層本体の一側面を示す概略側面図である。 図1のA−A'線に沿う断面図である。 図1のB−B'線に沿う断面図である。 積層本体を示す概略分解断面図である。 内部電極が形成された誘電体層を示す上部平面図である。 内部電極が形成された誘電体層を示す上部平面図である。
以下、添付の図面を参照して本発明の好ましい実施形態について説明する。但し、本発明の実施形態は、多様な他の形態に変形されることができ、本発明の範囲が後述する実施形態に限定されるものではない。また、本発明の実施形態は、当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及びサイズなどは、より明確な説明のために誇張されることがある。なお、図面上において同一の符号で表示される要素は、同一の要素である。
図1は、本発明の一実施形態による積層セラミックキャパシタを示す概略斜視図である。図2は、本発明の一実施形態による積層本体を示す概略斜視図であり、図3は、積層本体の一側面を示す概略側面図である。図4は、図1のA−A'線に沿う断面図であり、図5は、図1のB−B'線に沿う断面図である。図6は、積層本体を示す概略分解断面図であり、図7a及び図7bは、内部電極が形成された誘電体層を示す上部平面図である。
積層セラミック電子部品としては、キャパシタ、インダクター、圧電体素子、バリスタ又はサーミスター等があり、これらは、セラミック材料からなるセラミック本体と、上記セラミック本体の内部に形成された内部電極と、上記内部電極と接続されるようにセラミック本体の表面に設けられた外部電極と、を含むことができる。以下、図1から図6を参照して、積層セラミック電子部品のうち積層セラミックキャパシタを例に挙げて説明する。
図1から図6を参照すると、本発明の一実施形態による積層セラミックキャパシタは、積層本体110と、上記積層本体110の両側面に形成される外部電極131、132と、を含むことができる。
図1を参照すると、本実施形態による積層セラミックキャパシタにおいて、長さ方向はL方向、幅方向はW方向、厚さ方向はT方向と定義される。上記厚さ方向は、誘電体層を積み重ねる方向、即ち、積層方向である。
図2は、図1に示される積層セラミックキャパシタのうち、外部電極131、132を除いた積層本体110を示す概略斜視図であり、図3は、積層本体の一側面を示す概略側面図であり、図6は、積層本体を示す概略分解断面図である。
図示されているように、本発明の一実施形態による積層本体110は、複数の誘電体層111が厚さ方向に積層されて形成されることができる。上記積層本体110を構成する複数の誘電体層は、焼結された状態で、隣接する上記誘電体層間の境界を視認できない程度に一体化されることができる。
上記誘電体層は、高誘電率を有するセラミック粉末で形成されることができる。上記セラミック粉末としては、チタン酸バリウム(BatiO)系粉末又はチタン酸ストロンチウム(SrTiO)系粉末等を用いることができるが、これらに限定されるものではない。
上記一誘電体層111の厚さは、0.65μm未満であるか又は0.55μm以下であることができるが、これに限定されるものではない。また、上記一誘電体層111の厚さは、0.4μm以上〜0.65μm未満であるか又は0.45〜0.55μmであることができるが、これに限定されるものではない。
本発明の一実施形態において、上記一誘電体層の厚さは、内部電極121、122間に配置される一誘電体層の平均厚さであることができる。上記一誘電体層の平均厚さは、図4に示されるように、積層本体110の長さ方向断面を一万倍率の走査電子顕微鏡(SEM、Scanning Eletron Microscope)でイメージスキャンすることで測定することができる。より詳細には、スキャンされたイメージから、一誘電体層における長さ方向に等間隔の30箇所の厚さを測定して平均値を測定することができる。上記等間隔の30箇所は、容量形成部Eで指定されることができる。図4に示されるように、上記容量形成部Eは、第1及び第2の内部電極が重なる領域を意味する。なお、このような平均値の測定を10個の誘電体層に拡張して行うと、誘電体層の平均厚さをより一般化することができる。
また、上記誘電体層の厚さは、容量形成部Eにおいて隣接する内部電極121、122間の平均距離であることもできる。例えば、上記スキャンされたイメージから、一誘電体層における長さ方向に等間隔の30箇所を中心に隣接する内部電極間の距離を測定し、その平均値を求めることができる。また、このような平均値の測定を容量形成部Eに配置された10対の内部電極に拡張して行うと、上記隣接する内部電極間の平均距離をより一般化することができる。上記容量形成部Eにおいて、上記隣接する第1の内部電極121と第2の内部電極122との距離は、0.65μm未満であるか又は0.55μm以下であることができるが、これに限定されるものではない。また、上記容量形成部Eにおいて、上記隣接する第1の内部電極121と第2の内部電極122との距離は、0.4μm以上〜0.65μm未満であるか又は0.45〜0.55μmであることができるが、これに限定されるものではない。
本発明の一実施形態による積層本体110は、六面体の形状を有し、対向する3対の側面を有することができる。より詳細には、積層本体の長さ方向端部の厚さより積層本体の中央部の厚さが大きく、積層本体の中央部は凸状であることができる。
上記積層本体110の内部には、複数の内部電極121、122が形成されることができる。上記内部電極121、122は、誘電体層111上に形成され、焼結によって一誘電体層を介して上記誘電体層の積層方向に沿って対向配置されることができる。上記内部電極は、Ni、Cu、Pd等の導電性金属で形成され、その厚さが0.7μm以下であることができるが、これに限定されるものではない。
また、本発明の一実施形態によると、内部電極が形成された誘電体層は、200層以上積層されることができる。
上記複数の内部電極121、122は、相違する極性を有する第1の内部電極121及び第2の内部電極122を一対とすることができる。また、図7a及び図7bに示されるように、本発明の一実施形態による第1及び第2の内部電極121、122は、方形又は長方形であることができる。
図7a及び図7bを参照すると、一誘電体層111の長さ方向Lに第1の内部電極121又は第2の内部電極122が形成されない長さ方向マージン部L1が形成され、一誘電体層111の幅方向Wに第1の内部電極121又は第2の内部電極122が形成されない幅方向マージン部W1、W2が形成されることができる。
図4を参照すると、上記長さ方向マージン部L1によって、上記第1及び第2の内部電極121、122の一端は、それぞれ積層本体の一側面から所定の間隔をおいて形成され、第1及び第2の内部電極121、122の他端は、それぞれ積層本体の一側面に露出されることができる。
図2は、積層本体110を示す概略斜視図であり、図3は、積層本体の第1の側面S1を示す概略側面図である。本発明では、上記第1の内部電極121の他端が露出される積層本体の一側面を第1の側面S1とし、上記第2の内部電極122の他端が露出される積層本体の一側面を第2の側面S2とする。
本発明の一実施形態によると、上記内部電極の末端は、積層本体の少なくとも一つ以上の一面に露出されることができるが、これに限定されるものではない。
図示されてはいないが、上記第1又は第2の内部電極が積層本体の同一面に露出されることもできるし、上記第1又は第2の内部電極の末端が積層本体の二つ以上の面に露出されることもできる。
上記積層本体110の第1及び第2の側面S1、S2にそれぞれ露出された第1及び第2の内部電極121、122の他端は、上記積層本体110の両側面にそれぞれ形成される第1及び第2の外部電極131、132と電気的に連結されることができる。
図4は、図1のA−A'線に沿う断面図で、積層セラミックキャパシタを長さ方向(又はL方向)に切断した断面図である。図5は、図1のB−B'線に沿う断面図で、積層セラミックキャパシタを幅方向(W方向)に切断した断面図である。
上記積層本体110のうち上記第1及び第2の内部電極121、122が重なる領域では、電界の印加時に静電容量が形成されることができる。本発明では、第1及び第2の内部電極121、122が重なる領域を容量形成部Eとする。また、上記積層本体110のうち上記第1及び第2の内部電極が重なることなく上記第1の内部電極のみが形成されたか又は第2の内部電極のみが形成された領域を電極引出部とする。上記電極引出部は、長さ方向マージン部L1で形成されることができる。
本発明の一実施形態によると、上記複数の内部電極121、122が重なる容量形成部Eの厚さをT1とする。上記容量形成部Eの厚さT1は、上記積層本体の中央部で形成され、上記積層本体のうち最外郭に配置される内部電極間の距離であることができる。より詳細には、上記容量形成部Eの厚さT1は、第1及び第2の内部電極が重なる領域において最外郭、例えば、最上層及び最下層に配置される内部電極間の距離であることができる。上記容量形成部Eの厚さT1は、上記積層本体の中央部において垂直な二つの断面の交差線上で定義されることができる。例えば、図4のA−A'線に沿う断面は、積層本体の中央部の断面であり、図5のB−B'線に沿う断面は、積層本体の中央部の断面であり、A−A'線に沿う断面とB−B'線に沿う断面との交差線上において最上層及び最下層に配置される内部電極間の距離が容量形成部Eの厚さT1であることができる。
また、本発明の一実施形態によると、上記積層本体の一側面において最外郭に配置された内部電極の末端間の距離をT2とする。より詳細には、上記T2は、第1の内部電極又は第2の内部電極の末端が露出された積層本体の一側面において最外郭、例えば、最上層に配置される内部電極と最下層に配置される内部電極との距離であることができる。
図3を参照すると、上記積層本体の第1の側面S1に第1の内部電極121の末端が露出されることができ、第1の側面において最上層に配置される第1の内部電極121と最下層に配置される第1の内部電極121との距離をT2とする。
また、上記内部電極の末端が露出された積層本体の一面において最外郭に配置された内部電極間の距離T2は、上記積層本体の一面の中央部で形成されることができる。上記T2は、上記第1の側面において最上層に配置される第1の内部電極121の中央部と最下層に配置される第1の内部電極121の中央部との距離であることができる。
また、図4に示されるように、上記容量形成部の厚さT1、及び上記内部電極の末端が露出された積層本体の一面において最外郭に配置された内部電極間の距離T2は、上記積層本体の同一断面で形成されることができる。上記同一断面は、内部電極の末端が露出される面を含む断面であり、本実施形態では、積層セラミックキャパシタの長さ方向断面であることができる。
上記T1に対するT2の比(T2/T1)は、0.70〜0.95であることができる。上記容量形成部の厚さT1は、270〜280μmであることができるが、これに限定されるものではない。
上記積層本体のうち第1及び第2の内部電極が重なる容量形成部と第1の内部電極又は第2の内部電極のみが形成される電極引出部との間には、密度差が生じる。上記容量形成部と上記電極引出部との密度差が大きくなると、上記電極引出部に層間剥離(delamination)やクラック(crack)が生じ、この層間剥離やクラックの発生部位へのメッキ液の浸透が生じ、これにより、積層セラミックキャパシタの信頼性が低下することがある。
本発明の一実施形態によると、容量形成部の厚さと電極引出部の厚さとに差をつけて圧着することにより密度差を小さくすることができる。また、容量形成部の厚さと電極引出部の厚さとの比を調節することにより、積層セラミックキャパシタの層間剥離又はクラックの発生率を低くし、絶縁破壊電圧を高めることができる。
上記T1に対するT2の比(T2/T1)が0.70未満であると、電極引出部の層間剥離やクラックの発生可能性は低くなるが、電極引出部が圧縮されすぎ、内部電極の端部が過度に曲がる可能性がある。これにより、隣接する内部電極間の距離が短くなり、その間に位置する誘電体層が薄くなり、この領域に電界が集中される可能性がある。この場合、絶縁破壊電圧特性が低下し、高温条件及び耐湿条件での特性が低下することがある。
また、上記T1に対するT2の比(T2/T1)が0.95を超えると、電極引出部の圧縮度が小さくなるため、層間剥離やクラックの発生可能性が高くなり、高温条件及び耐湿条件での特性が低下することがある。
上述したように、積層セラミックキャパシタの小型化及び高容量化のためには、誘電体層及び内部電極の厚さをより薄くし、積層数を増加させなければならない。しかしながら、誘電体層及び内部電極の薄層化及び積層数の増加に伴い、内部電極が重なる容量形成部と電極引出部との密度差はさらに大きくなり、これにより、電極引出部に剥離(delamination)やクラック(crack)が生じる。
また、電極引出部の密度を増加させるために、上記電極引出部を過度に圧縮すると、内部電極の末端が過度に曲がって上下に隣接する内部電極間の距離が狭くなり、この領域に電界が集中されるため、低電圧下でも絶縁破壊の発生可能性が大きくなる。
しかしながら、本発明の一実施形態によると、一誘電体層111の厚さは、0.65μm未満であることができる。また、本発明の一実施形態によると、一内部電極の厚さは、0.7μm以下であることができる。また、内部電極が形成された誘電体層は、200層以上積層されることができる。
上述したように、本発明の一実施形態によると、誘電体層及び内部電極が薄層化されても、容量形成部と電極引出部とのT1に対するT2の比を調節することにより、特定領域への電界の集中を防止することができ、層間剥離及びクラックの発生可能性を低くすることができる。
図4及び図5に示されるように、本発明の一実施形態によると、容量形成部Eが形成された積層本体の厚さD1は、積層本体の側面の厚さD2より大きいことができる。上記積層本体の側面は、長さ方向側面であり、上述した第1の内部電極121又は第2の内部電極122の末端が露出される第1の側面S1又は第2の側面S2であることができる。
上記容量形成部Eが形成された積層本体の厚さD1は、積層本体の最大厚さを形成することができる。また、上記積層本体の側面の厚さD2は、第1の内部電極又は第2の内部電極が存在する領域で測定されることができる。図3に示されるように、上記積層本体の側面には、第1の内部電極121が形成されない幅方向マージン部W1、W2が存在し、上記積層本体の側面の厚さD2は、幅方向マージン部W1、W2ではなく、第1の内部電極121が存在する領域の積層本体の側面の厚さD2であることができる。
上記容量形成部Eが形成された積層本体の厚さD1は、310〜320μmであることができるが、これに限定されるものではない。
上記容量形成部が形成された積層本体の厚さに対する積層本体の側面の厚さの比(D2/D1)は、0.75〜0.97であることができる。
上記容量形成部が形成された積層本体の厚さに対する積層本体の側面の厚さの比(D2/D1)が0.75未満であると、電極引出部の層間剥離やクラックの発生可能性は低くなるが、特定領域に電界が集中されて絶縁破壊電圧が低くなり、高温条件及び耐湿条件での特性が低下することがある。
また、上記容量形成部が形成された積層本体の厚さに対する積層本体の側面の厚さの比(D2/D1)が0.97を超えると、層間剥離やクラックの発生可能性が高くなり、高温条件及び耐湿条件での特性が低下することがある。
また、本発明の一実施形態によると、図3及び図5に示されるように、上記積層本体の幅方向において上記積層本体の中央部の厚さは、上記積層本体の端部の厚さより大きいことができる。上記積層本体の中央部の厚さは、内部電極が存在する領域で測定され、上記積層本体の端部の厚さは、内部電極が形成されない幅方向マージン部で測定されることができる。
本発明の一実施形態によると、上記積層本体の端部は、内部電極の末端が露出されない積層本体の一面であることができる。
本発明の一実施形態によると、図3に示されるように、第1の内部電極121の末端が露出される積層本体の第1の側面S1の最大厚さD3に対する第1の内部電極121の末端が露出される積層本体の第1の側面の最小厚さD4の比(D4/D3)は、0.78〜0.95であることができる。
上記積層本体の側面の最大厚さD3は、第1の内部電極121が存在する領域で形成され、上記積層本体の側面の最小厚さD4は、第1の内部電極121が形成されない幅方向マージン部W1、W2で形成されることができる。
上記第1の内部電極121の末端が露出される側面の最大厚さD3は、200〜300μmであることができるが、これに限定されるものではない。
なお、図示されてはいないが、第2の内部電極の末端が露出される積層本体の第2の側面の最大厚さに対する第2の内部電極の末端が露出される側面の最小厚さの比は、0.78〜0.95であることができる。
上記D3に対するD4の比が0.78未満であると、内部電極の幅方向(W方向)末端が過度に曲がって上下に隣接する内部電極間の間隔が小さくなる可能性がある。これにより、内部電極の幅方向末端に電界が集中されて絶縁破壊電圧が低くなり、高温条件及び耐湿条件での特性が低下することがある。
また、上記D3に対するD4の比が0.95を超えると、層間剥離やクラックの発生可能性が高くなり、高温条件及び耐湿条件での特性が低下することがある。
以下、本発明の一実施形態による積層セラミックキャパシタの製造方法を説明する。
まず、複数のセラミックグリーンシートに内部電極パターンを形成する。上記セラミックグリーンシートは、セラミック粉末と有機溶剤と有機バインダーとを含むセラミックペーストで形成されることができる。
上記セラミック粉末は、高誘電率を有する物質である。上記セラミック粉末としては、チタン酸バリウム(BatiO)系材料又はチタン酸ストロンチウム(SrTiO)系材料等を用いることができるが、これらに限定されるものではない。上記セラミックグリーンシートを焼成すると、積層本体を構成する誘電体層111となることができる。
上記内部電極パターンは、導電性金属を含む内部電極ペーストで形成されることができる。上記導電性金属は、Ni、Cu、Pd又はこれらの合金であることができるが、これらに限定されるものではない。
上記セラミックグリーンシート上に内部電極パターンを形成する方法は、 例えば、スクリーン印刷法又はグラビア印刷法等があるが、これらに限定されるものではない。
その後、上記セラミックグリーンシートに形成された内部電極パターンが後の切断工程によって相違する側面に露出されるように積層されてセラミックグリーンシート積層体を形成することができる。そして、上記セラミックグリーンシート積層体を圧着することで積層本体の厚さに対する積層本体の側面の厚さの比(D2/D1)を調節することができる。上述したように、本発明の一実施形態によると、電極引出部は、容量形成部より強く圧縮され、積層本体の側面及び端部は、中央部より強く圧縮されることができる。
上記圧着は、所定の圧力で行われ、例えば、等圧圧縮成形(isostatic pressing)で行われることができるが、これに限定されるものではない。上記圧縮は、500〜1500kgf/cmの圧力条件で行われることができる。上記等圧圧縮成形の際に積層本体の容量形成部の厚さと電極引出部の厚さとに差をつけて圧着するために、圧着時にセラミックグリーンシート積層体の上下面に副資材を用いることができる。上記副資材としては、ポリエチレンテレフタレート(PET)フィルム、ビニル(vinyl)フィルム又はゴム(rubber)等を用いることができるが、これらに限定されるものではない。
図6は、セラミックグリーンシートに形成された内部電極パターンが切断された状態で、上記圧縮工程を概略的に示すものである。上記セラミックグリーンシート積層体の上部及び下部に副資材Pを配置して圧着することができる。また、上記セラミックグリーンシート積層体の上部又は下部のみに上記副資材Pを配置して圧着することができるが、これに限定されるものではない。
上記圧着は、所定の温度で行われ、例えば、50〜100℃で行われることができるが、これに限定されるものではない。
次に、上記内部電極の長さ方向末端が側面から露出されるように、セラミックグリーンシート積層体を切断してセラミックグリーンチップを形成することができる。そして、上記セラミックグリーンチップをか焼及び焼成して積層本体を形成することができる。
上記か焼工程は、脱バインダーのために行われ、大気雰囲気下で行われることができるが、これに限定されるものではない。
上記焼成工程は、内部電極が酸化されないように、還元雰囲気下で行われることができる。また、上記焼成工程は、900〜1300℃の温度範囲で行われることができる。
次いで、積層本体の側面に露出された内部電極の末端と電気的に連結されるように外部電極を形成することができる。以後、外部電極の表面に、ニッケル、スズ等でメッキ処理を行うことができる。
以下、実施例及び比較例を示して本発明をより具体的に説明する。しかしながら、上記実施例は、発明の具体的な理解のためのもので、本発明の範囲がこれに限定されるものではない。
焼成前の厚さがそれぞれ1.27μm、1.20μm、1.00μm、0.90μm及び0.80μmのセラミックグリーンシート上に内部電極ペーストを印刷した後、220〜270層に積層してセラミック積層体を製造した。そして、上記セラミック積層体を85℃で1000kgf/cmの圧力条件で等圧圧縮成形(isostatic pressing)した。この際、電極引出部の圧縮を強化するために上記セラミック積層体の上下面にPETフィルム、ビニルフィルム及びゴム等の副資材の厚さに差をつけて適用し、容量形成部が形成された積層本体の厚さは積層本体の側面の厚さより大きく形成した。
圧着が完了された上記セラミック積層体を個別チップの形態に切断し、切断されたチップを大気雰囲気下で230℃、60時間維持して脱バインダーを行った。以後、1200℃で内部電極が酸化されないようにNi/NiOの平衡酸素分圧より低い10−11〜10−10atmの酸素分圧の還元雰囲気下で焼成を行った。焼成後の誘電体層の平均厚さは、0.45〜0.70μmであり、内部電極の平均厚さは、0.65μmであった。焼成チップのサイズは、0.6±0.09mm×0.3±0.09mm×0.3±0.09mm(L×W×T)を満足した。
上記焼成チップの特性を評価してこの結果を下記表1及び表2に示した。
焼成後の一誘電体層の厚さは、内部電極間に配置される一誘電体層の平均厚さで測定された。上記一誘電体層の平均厚さの測定は、図4に示されるように、積層本体の長さ方向断面を一万倍率の走査電子顕微鏡(SEM、Scanning Eletron Microscope)でイメージスキャンし、 スキャンされたイメージから、一誘電体層における長さ方向に等間隔の30箇所の厚さを測定し平均値を測定して行われた。上記等間隔の30箇所は、容量形成部Eで指定された。
焼成チップの剥離又はクラックの発生率は、100個の焼成チップに対して断面検査を行って百分率で示した。
絶縁破壊電圧(BDV:Breakdown Voltage)特性は、10V/secの速度でDC電圧を印加しながら測定することで評価し、高温加速特性は、高温加速試験によるNG率で評価し、200個の焼成チップに対して135℃の温度で9.45VのDC電圧を印加し、48時間以内に絶縁抵抗が10Ω以下に落ちた焼成チップの数を百分率で示した。
耐湿負荷特性は、耐湿負荷試験によるNG率で評価し、200個の焼成チップに対して40℃の温度、95%の相対湿度で6.3VのDC電圧を印加し、100時間以内に絶縁抵抗が10Ω以下に落ちた焼成チップの数を百分率で示した。
表1中、T1は、容量形成部の厚さ、T2は、内部電極の末端が露出された積層本体の一面において内部電極間の距離、D1は、容量形成部が形成された積層本体の厚さ、D2は、内部電極の末端が露出された積層本体の一面の厚さ、D3は、内部電極の末端が露出されない積層本体の一面の最大厚さ、D4は、内部電極の末端が露出されない積層本体の一面の最小厚さである。
上記T1、T2、D1及びD2は、図4に示すように、内部電極の末端が露出された積層本体の中央部の長さ方向の断面図で測定し、D3及びD4は、内部電極の末端が露出された積層本体の一面で測定した。
上記表1及び表2を参照すると、焼成後の誘電体層の厚さが0.65μm以上の比較例1〜8では、T1とT2との比に関わらず剥離及びクラックが生じておらず、BDVが高く、高温加速試験及び耐湿負荷試験によるNG率が生じていない。
これに対し、焼成後の誘電体層の厚さが0.65μm以下の比較例9、12及び15では、電極引出部の圧縮率が小さいことから、剥離又はクラックの発生率が高く、高温加速特性及び耐湿負荷特性が低下した。また、比較例10、11、13、14、16及び17では、電極引出部の圧縮率が大きいことから、剥離やクラックは生じていないが、過度の圧縮によってBDV特性が低下し、これにより、高温加速試験及び耐湿負荷試験によるNG率が高い。これは、内部電極の長さ方向末端が曲がって誘電体層が薄くなり、これにより、電界集中が生じているものと考えられる。
実施例1〜10では、容量形成部と電極引出部との圧縮比が調節されることにより、剥離やクラックが生じておらず、幅方向マージン部又は長さ方向マージン部に行くほど内部電極の末端の曲がり現象がなく誘電体層の厚さが薄くならないものと考えられる。これにより、BDV特性が低下し、高温加速特性及び耐湿負荷特性に優れ、メッキ液の浸透による信頼性の低下がなかった。
本発明は、上述した実施形態及び添付図面によって限定されることなく添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載の本発明の技術的思想を逸脱しない範囲内で本発明の属する技術分野における通常の知識を有する者による多様な形態の置換、変形及び変更が可能であり、これもまた本発明の範囲内に属する。
110 積層本体
111 誘電体層
121、122 第1及び第2の内部電極
131、132 第1及び第2の外部電極
E 容量形成部
W1、W2 幅方向マージン部
L1 長さ方向マージン部

Claims (20)

  1. 誘電体層を含む積層本体と、
    前記積層本体の内部に形成され、前記積層本体の少なくとも一つ以上の一面に末端が露出される複数の内部電極と、
    を含み、
    前記複数の内部電極が重なって形成された容量形成部の厚さをT1とし、前記内部電極の末端が露出された前記積層本体の一面において最外郭に配置された内部電極の末端間の距離をT2とすると、T1に対するT2の比(T2/T1)が0.70〜0.95であり、前記容量形成部が形成された前記積層本体の厚さが前記内部電極の末端が露出された前記積層本体の一面の厚さより大きい、積層セラミック電子部品。
  2. 前記容量形成部が形成された前記積層本体の厚さは、前記積層本体の最大厚さを形成する、請求項1に記載の積層セラミック電子部品。
  3. 前記容量形成部の厚さT1は、前記積層本体の中央部において最外郭に配置される内部電極間の距離である、請求項1または2に記載の積層セラミック電子部品。
  4. 前記容量形成部の厚さT1は、前記積層本体の中央部において垂直な二つの断面の交差線上において最上層に配置される内部電極と最下層に配置される内部電極との距離で測定される、請求項1から3のいずれか1項に記載の積層セラミック電子部品。
  5. 前記容量形成部の厚さT1、及び前記内部電極の末端が露出された前記積層本体の一面において最外郭に配置された内部電極間の距離T2は、前記積層本体の同一断面で形成される、請求項1から4のいずれか1項に記載の積層セラミック電子部品。
  6. 前記内部電極の末端が露出された前記積層本体の一面において最外郭に配置された内部電極間の距離T2は、前記積層本体の一面の中央部で形成される、請求項1から5のいずれか1項に記載の積層セラミック電子部品。
  7. 前記容量形成部が形成された前記積層本体の厚さに対する前記内部電極の末端が露出された前記積層本体の一面の厚さの比は、0.75〜0.97である、請求項1から6のいずれか1項に記載の積層セラミック電子部品。
  8. 前記容量形成部が形成された前記積層本体の厚さは、310〜320μmである、請求項1から7のいずれか1項に記載の積層セラミック電子部品。
  9. 前記容量形成部が形成された前記積層本体の厚さは、前記内部電極の末端が露出されない前記積層本体の一面の厚さより大きい、請求項1から8のいずれか1項に記載の積層セラミック電子部品。
  10. 前記容量形成部の厚さT1は、270〜280μmである、請求項1から9のいずれか1項に記載の積層セラミック電子部品。
  11. 前記内部電極の末端が露出される前記積層本体の一面の最大厚さに対する前記積層本体の一面の最小厚さの比は、0.78〜0.95である、請求項1から10のいずれか1項に記載の積層セラミック電子部品。
  12. 前記積層本体の一面の最小厚さは、前記内部電極が形成されないマージン部で形成される、請求項11に記載の積層セラミック電子部品。
  13. 前記内部電極間に配置される誘電体層の厚さは、0.65μm未満である、請求項1から12のいずれか1項に記載の積層セラミック電子部品。
  14. 前記一内部電極の厚さは、0.7μm以下である、請求項1から13のいずれか1項に記載の積層セラミック電子部品。
  15. 第1及び第2の側面を有する積層本体と、
    前記積層本体の内部に形成され、前記第1及び第2の側面に末端がそれぞれ露出される複数の第1及び第2の内部電極と、
    を含み、
    前記複数の第1及び第2の内部電極が重なって形成された容量形成部の厚さをT1とし、前記積層本体の第1の側面又は第2の側面において最外郭に配置された第1の内部電極の末端間の距離又は第2の内部電極の末端間の距離をT2とすると、T1に対するT2の比(T2/T1)が0.70〜0.95であり、前記容量形成部において隣接する第1及び第2の内部電極間の距離が0.65μm未満であり、前記容量形成部が形成された前記積層本体の厚さが前記積層本体の第1の側面又は第2の側面の厚さより大きい、積層セラミックキャパシタ。
  16. 前記容量形成部の厚さT1は、前記積層本体の中央部において最外郭に配置される内部電極間の距離で形成される、請求項15に記載の積層セラミックキャパシタ。
  17. 前記容量形成部の厚さT1、及び前記積層本体の第1の側面において最外郭に配置された第1の内部電極の末端間の距離又は第2の側面において最外郭に配置された第2の内部電極の末端間の距離T2は、前記積層本体の同一長さ方向断面で形成される、請求項15または16に記載の積層セラミックキャパシタ。
  18. 前記積層本体の幅方向において、前記積層本体の中央部の厚さは、前記積層本体の端部の厚さより大きい、請求項15から17のいずれか1項に記載の積層セラミックキャパシタ。
  19. 対向する3対の面を有する積層本体と、
    前記積層本体の内部に形成され、前記積層本体の少なくとも一つ以上の一面に末端がそれぞれ露出される複数の第1及び第2の内部電極と、
    前記第1及び第2の内部電極間に配置され、厚さが0.65μm未満である複数の誘電体層と、
    を含み、
    前記複数の第1及び第2の内部電極が重なって形成された容量形成部の厚さをT1とし、前記内部電極の末端が露出された前記積層本体の一面において最外郭に配置された第1の内部電極の末端間の距離又は第2の内部電極の末端間の距離をT2とすると、T1に対するT2の比(T2/T1)が0.70〜0.95であり、前記容量形成部が形成された前記積層本体の厚さをD1とし、前記第1及び第2の内部電極の末端が露出される前記積層本体の一面の厚さをD2とすると、D1に対するD2の比(D2/D1)が0.75〜0.97である、積層セラミックキャパシタ。
  20. 前記容量形成部が形成された前記積層本体の厚さは、前記内部電極の末端が露出されない前記積層本体の一面の厚さより大きい、請求項19に記載の積層セラミックキャパシタ。
JP2012115537A 2011-05-31 2012-05-21 積層セラミック電子部品 Pending JP2012253338A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2011-0052480 2011-05-31
KR1020110052480A KR101843182B1 (ko) 2011-05-31 2011-05-31 적층 세라믹 전자부품

Publications (1)

Publication Number Publication Date
JP2012253338A true JP2012253338A (ja) 2012-12-20

Family

ID=47234083

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012115537A Pending JP2012253338A (ja) 2011-05-31 2012-05-21 積層セラミック電子部品

Country Status (4)

Country Link
US (2) US8422196B2 (ja)
JP (1) JP2012253338A (ja)
KR (1) KR101843182B1 (ja)
CN (1) CN102810397B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017107910A (ja) * 2015-12-07 2017-06-15 太陽誘電株式会社 積層セラミックコンデンサ
JP2017107909A (ja) * 2015-12-07 2017-06-15 太陽誘電株式会社 積層セラミックコンデンサ
US10734160B2 (en) 2016-02-26 2020-08-04 Taiyo Yuden Co., Ltd. Multilayer ceramic capacitor

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101452068B1 (ko) * 2012-12-18 2014-10-16 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로 기판
KR101388690B1 (ko) * 2012-12-20 2014-04-24 삼성전기주식회사 적층 세라믹 전자부품
KR20140080291A (ko) * 2012-12-20 2014-06-30 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
JP5772808B2 (ja) * 2012-12-25 2015-09-02 株式会社村田製作所 積層セラミック電子部品
KR101474152B1 (ko) * 2013-07-17 2014-12-23 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR101496814B1 (ko) * 2013-07-29 2015-02-27 삼성전기주식회사 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판
KR101508541B1 (ko) * 2013-08-09 2015-04-07 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
JP2015109411A (ja) * 2013-10-25 2015-06-11 株式会社村田製作所 セラミック電子部品
JP2015026837A (ja) * 2013-10-30 2015-02-05 株式会社村田製作所 積層セラミック電子部品の製造方法及び積層セラミック電子部品
JP2014222783A (ja) * 2014-08-13 2014-11-27 株式会社村田製作所 積層コンデンサ及び積層コンデンサの実装構造体
US10083795B2 (en) * 2014-09-30 2018-09-25 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor and mounted structure with multilayer ceramic capacitor
US20160120479A1 (en) * 2014-10-31 2016-05-05 Sharp Laboratories Of America, Inc. Respiration Monitoring Method and Device with Context-Aware Event Classification
JP6265114B2 (ja) * 2014-11-28 2018-01-24 株式会社村田製作所 積層コンデンサおよびその製造方法
KR101659209B1 (ko) * 2015-02-10 2016-09-22 삼성전기주식회사 적층 세라믹 전자부품 및 이를 구비한 기판
KR101762032B1 (ko) * 2015-11-27 2017-07-26 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02114614A (en) * 1988-10-25 1990-04-26 Matsushita Electric Ind Co Ltd Manufacture of laminated ceramic electronic component
JPH03190703A (en) * 1989-12-20 1991-08-20 Nec Corp Manufacture of electrode-forming ceramic green sheet
JPH0982558A (ja) * 1995-09-18 1997-03-28 Murata Mfg Co Ltd 積層型セラミック電子部品
JP2003264119A (ja) * 2002-03-08 2003-09-19 Tdk Corp 積層セラミック電子部品、積層セラミック電子部品の製造方法、及び、積層セラミック電子部品の製造装置
JP2006270010A (ja) * 2004-05-27 2006-10-05 Kyocera Corp チップ型電子部品
JP2008091400A (ja) * 2006-09-29 2008-04-17 Tdk Corp 積層セラミックコンデンサ及びその製造方法
JP2011049351A (ja) * 2009-08-27 2011-03-10 Kyocera Corp 積層セラミックコンデンサ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3908723B2 (ja) * 2003-11-28 2007-04-25 Tdk株式会社 誘電体磁器組成物の製造方法
US7075775B2 (en) * 2004-05-27 2006-07-11 Kyocera Corporation Chip-type electronic component
KR100765180B1 (ko) * 2005-03-11 2007-10-15 삼성전기주식회사 적층 세라믹 콘덴서 및 그 제조 방법
JP2006332285A (ja) 2005-05-25 2006-12-07 Tdk Corp 積層セラミックコンデンサ及びその製造方法
JP2008103448A (ja) 2006-10-18 2008-05-01 Matsushita Electric Ind Co Ltd 積層電子部品とその製造方法
KR100946016B1 (ko) * 2007-11-16 2010-03-09 삼성전기주식회사 저온 소성 및 고온 절연저항 강화용 유전체 조성물 및 이를이용한 적층 세라믹 커패시터

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02114614A (en) * 1988-10-25 1990-04-26 Matsushita Electric Ind Co Ltd Manufacture of laminated ceramic electronic component
JPH03190703A (en) * 1989-12-20 1991-08-20 Nec Corp Manufacture of electrode-forming ceramic green sheet
JPH0982558A (ja) * 1995-09-18 1997-03-28 Murata Mfg Co Ltd 積層型セラミック電子部品
JP2003264119A (ja) * 2002-03-08 2003-09-19 Tdk Corp 積層セラミック電子部品、積層セラミック電子部品の製造方法、及び、積層セラミック電子部品の製造装置
JP2006270010A (ja) * 2004-05-27 2006-10-05 Kyocera Corp チップ型電子部品
JP2008091400A (ja) * 2006-09-29 2008-04-17 Tdk Corp 積層セラミックコンデンサ及びその製造方法
JP2011049351A (ja) * 2009-08-27 2011-03-10 Kyocera Corp 積層セラミックコンデンサ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017107910A (ja) * 2015-12-07 2017-06-15 太陽誘電株式会社 積層セラミックコンデンサ
JP2017107909A (ja) * 2015-12-07 2017-06-15 太陽誘電株式会社 積層セラミックコンデンサ
US10734160B2 (en) 2016-02-26 2020-08-04 Taiyo Yuden Co., Ltd. Multilayer ceramic capacitor

Also Published As

Publication number Publication date
US20120306325A1 (en) 2012-12-06
US9013858B2 (en) 2015-04-21
KR101843182B1 (ko) 2018-03-28
US8422196B2 (en) 2013-04-16
KR20120133697A (ko) 2012-12-11
CN102810397B (zh) 2017-06-30
US20130235508A1 (en) 2013-09-12
CN102810397A (zh) 2012-12-05

Similar Documents

Publication Publication Date Title
JP6593424B2 (ja) 積層チップ電子部品、その実装基板及び包装体
JP6524275B2 (ja) 積層セラミック電子部品
JP6439551B2 (ja) 積層セラミックコンデンサ
JP2019091926A (ja) 積層セラミックキャパシタ、積層セラミックキャパシタの製造方法、及び積層セラミックキャパシタの実装基板
JP2018139312A (ja) 積層セラミックキャパシタ及びその製造方法
US9685272B2 (en) Multilayer ceramic capacitor having multilayer external electrodes and board having the same
JP5319007B1 (ja) 積層チップ電子部品、その実装基板及び包装体
KR101452068B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로 기판
US10347421B2 (en) Multilayer ceramic electronic component and method of manufacturing the same
JP6351159B2 (ja) 積層セラミック電子部品及びその実装基板並びに製造方法
JP6275377B2 (ja) 積層チップ電子部品、その実装基板及び包装体
US9326381B2 (en) Multilayer ceramic capacitor and board having the same mounted thereon
JP5579886B2 (ja) 積層セラミックキャパシタ及びその実装基板
TWI270092B (en) Stack capacitor and the manufacturing method thereof
JP6780215B2 (ja) 積層セラミックコンデンサ
JP4591537B2 (ja) 積層セラミック電子部品
JP5420619B2 (ja) 積層セラミックコンデンサ及びその製造方法
US9036328B2 (en) Multilayer ceramic electronic component
TWI500056B (zh) 多層陶瓷電容器及用於多層陶瓷電容器的安裝板件
KR101141402B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR101548797B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
US9412520B2 (en) Multilayer ceramic electronic component
US9030801B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
US9025310B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
KR101565640B1 (ko) 적층 세라믹 커패시터 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150518

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160216

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160511

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160705

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161107

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20161115

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20161228