KR101983129B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 세라믹 본체; 상기 세라믹 본체 내부에 적층된 복수의 내부전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체의 두께 방향 중심부 영역에서의 상기 외부전극의 두께를 Tc 및 상기 내부전극의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께를 T1이라 할 때, 0.5 ≤│T1/Tc│ ≤ 1.0을 만족하는 적층 세라믹 전자부품을 제공하며, 외부전극의 두께의 편차를 줄임으로써, 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 구현이 가능하다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Multi-layered ceramic electronic parts and method of manufacturing the same}

본 발명은 외부전극의 두께의 편차를 줄임으로써, 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품에 관한 것이다.

최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.

이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.

이와 더불어, 외부전극 역시 두께가 얇아질 것을 요구함에 따라, 얇아진 외부전극을 통해서 도금액이 칩 내부로 침투하는 문제가 발생할 수 있어, 소형화에 대한 기술적인 어려움이 있다.

특히, 외부전극의 형상이 불균일할 경우 두께가 얇은 부위로 도금액의 침투 위험성이 더욱 높아져서 신뢰성 확보에 문제가 발생한다.

따라서, 고용량 제품으로서, 제품 사이즈가 작아지는 경우 외부전극의 형상이 중요한 인자가 되었다.

본 발명은 외부전극의 두께의 편차를 줄임으로써, 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품에 관한 것이다.

본 발명의 일 실시형태는 세라믹 본체; 상기 세라믹 본체 내부에 적층된 복수의 내부전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체의 두께 방향 중심부 영역에서의 상기 외부전극의 두께를 Tc 및 상기 내부전극의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께를 T1이라 할 때, 0.5 ≤│T1/Tc│ ≤ 1.0을 만족하는 적층 세라믹 전자부품을 제공한다.

상기 세라믹 본체의 두께 방향 중심부에서 상기 내부전극의 인쇄면 영역의 끝단 지점까지의 거리를 L이라 할 때, │Tc - T1│/ L ≤ 0.02를 만족할 수 있다.

또한, 상기 세라믹 본체의 엣지부에서의 상기 외부전극의 두께 중 가장 얇은 부분의 두께를 T2라 할 때, 0.2 ≤│T2/Tc│ ≤ 1.0을 만족할 수 있다.

상기 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.

상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.

본 발명의 다른 실시형태는 세라믹 본체; 상기 세라믹 본체 내부에 적층된 복수의 내부전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체의 두께 방향 중심부 영역에서의 상기 외부전극의 두께를 Tc, 상기 내부전극의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께를 T1 및 상기 세라믹 본체의 두께 방향 중심부에서 상기 내부전극의 인쇄면 영역의 끝단 지점까지의 거리를 L이라 할 때, │Tc - T1│/ L ≤ 0.02를 만족하는 적층 세라믹 전자부품을 제공한다.

상기 세라믹 본체의 엣지부에서의 상기 외부전극의 두께 중 가장 얇은 부분의 두께를 T2라 할 때, 0.2 ≤│T2/Tc│ ≤ 1.0을 만족할 수 있다.

상기 외부전극은 전체 중량 대비 60 중량부 이하의 도전성 금속을 포함할 수 있다.

상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.

본 발명의 다른 실시형태는 세라믹 본체; 상기 세라믹 본체 내부에 적층된 복수의 내부전극; 및 상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 외부전극의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체의 두께 방향 중심부 영역에서의 상기 외부전극의 두께를 Tc, 상기 내부전극의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께를 T1, 상기 세라믹 본체의 엣지부에서의 상기 외부전극의 두께 중 가장 얇은 부분의 두께를 T2 및 상기 세라믹 본체의 두께 방향 중심부에서 상기 내부전극의 인쇄면 영역의 끝단 지점까지의 거리를 L이라 할 때, 0.5 ≤│T1/Tc│ < 1.0, 0.2 ≤│T2/Tc│ < │T1/Tc│ 및 0.008 ≤ │Tc - T1│/ L ≤ 0.02를 만족하는 적층 세라믹 전자부품을 제공한다.

상기 외부전극은 외부전극용 도전성 페이스트 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.

상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.

본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계; 상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하는 단계; 및 상기 세라믹 본체를 소성하여 외부전극을 형성하는 단계;를 포함하며, 상기 외부전극의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체의 두께 방향 중심부 영역에서의 상기 외부전극의 두께를 Tc 및 상기 내부전극의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께를 T1이라 할 때, 0.5 ≤│T1/Tc│ ≤ 1.0을 만족하고, 상기 외부전극은 외부전극용 도전성 페이스트 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.

상기 세라믹 본체의 두께 방향 중심부에서 상기 내부전극의 인쇄면 영역의 끝단 지점까지의 거리를 L이라 할 때, │Tc - T1│/ L ≤ 0.02를 만족할 수 있다.

또한, 상기 세라믹 본체의 엣지부에서의 상기 외부전극의 두께 중 가장 얇은 부분의 두께를 T2라 할 때, 0.2 ≤│T2/Tc│ ≤ 1.0을 만족할 수 있다.

상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.

예를 들어, 상기 세라믹 본체의 엣지부는 각진 형태를 가지고, 상기 외부전극은 내부에 경계선이 없도록 일체로 구성될 수 있다.

본 발명에 따르면 외부전극의 두께의 편차를 줄임으로써, 외부전극의 박층화의 경우에도 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 구현이 가능하다.

도 1은 본 발명의 제1 내지 제3 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 도 2의 A 부분의 확대도이다.
도 4는 본 발명의 제2 실시예에 따른 도 2의 A 부분의 확대도이다.
도 5는 본 발명의 제3 및 제4 실시예에 따른 도 2의 A 부분의 확대도이다.
도 6은 본 발명의 제5 실시예에 따른 적층 세라믹 커패시터의 제조 공정도이다.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.

도 1은 본 발명의 제1 내지 제3 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.

도 2는 도 1의 B-B' 단면도이다.

도 3은 본 발명의 제1 실시예에 따른 도 2의 A 부분의 확대도이다.

도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 적층 세라믹 전자부품은 세라믹 본체(10); 상기 세라믹 본체 내부에 적층된 복수의 내부전극(21, 22); 및 상기 세라믹 본체(10)의 외측에 형성되며, 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 외부전극(31, 32)의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc 및 상기 내부전극(21, 22)의 인쇄면 영역의 끝단 지점에서의 상기 외부전극(31, 32)의 두께를 T1이라 할 때, 0.5 ≤│T1/Tc│ ≤ 1.0을 만족할 수 있다.

상기 세라믹 본체(10)의 두께 방향 중심부에서 상기 내부전극(21, 22)의 인쇄면 영역의 끝단 지점까지의 거리를 L이라 할 때, │Tc - T1│/ L ≤ 0.02를 만족할 수 있다.

상기 외부전극(31, 32)은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.

상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.

이하에서는 본 발명의 제1 실시예에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.

상기 세라믹 본체(10)는 그 형상에 있어 제한이 없으나, 예를 들어 직육면체 형상을 가질 수 있다.

한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.

본 발명의 제1 실시예에 따르면, 상기 세라믹 본체(10)를 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.

상기 세라믹 본체(10)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.

상기 내부전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

상기 내부전극(21, 22)은 상기 세라믹 본체(10) 내에서 교대로 적층될 수 있으며, 인접한 내부전극 간에는 서로 다른 극성을 가질 수 있다.

본 발명의 제1 실시예에 따른 적층 세라믹 커패시터는 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32)을 포함할 수 있다.

상기 외부전극(31, 32)은 정전 용량 형성을 위해 상기 내부전극(21, 22)과 전기적으로 연결될 수 있다.

본 발명의 제1 실시예에 따르면, 상기 외부전극(31, 32)의 평균 두께는 10 μm 이하일 수 있으며, 평균 두께가 10 μm를 초과하는 경우에는 외부전극의 두께가 두꺼우므로, 외부전극의 두께의 편차가 있는 경우에도 신뢰성에 문제가 없을 수 있다.

도 2 및 도 3을 참조하면, 적층 세라믹 커패시터의 두께(T) 방향의 중앙부에서 절단한 길이 및 폭 방향(L-W) 단면에서 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 제1 및 제2 외부전극(31, 32)의 두께를 Tc 및 상기 내부전극(21)의 인쇄면 영역의 끝단 지점에서의 상기 제1 및 제2 외부전극의 두께를 T1이라 할 때, 0.5 ≤│T1/Tc│ ≤ 1.0을 만족할 수 있다.

상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께(Tc)라 함은 상기 세라믹 본체(10)의 두께 방향의 중심부 지점에서 상기 세라믹 본체(10)의 길이 방향으로 가상의 선을 그었을 때 만나게 되는 외부전극의 두께를 의미할 수 있다.

한편, 상기 내부전극(21, 22)의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께(T1)라 함은 상기 인쇄면 영역의 끝단 지점에서 상기 세라믹 본체(10)의 길이 방향으로 가상의 선을 그었을 때 만나게 되는 외부전극의 두께를 의미할 수 있다.

상기│T1/Tc│의 비가 0.5 ≤│T1/Tc│ ≤ 1.0을 만족함으로써, 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께(Tc)와 상기 내부전극(21, 22)의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께(T1)의 편차를 줄여서 신뢰성 저하를 방지할 수 있다.

상기│T1/Tc│의 비가 0.5 미만의 경우에는, 외부전극의 두께 편차가 크게 되므로 두께가 얇은 부분으로 도금액이 침투할 수 있어 신뢰성이 저하되는 문제가 있을 수 있다.

본 발명의 제1 실시예에 따르면, 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc 및 상기 내부전극(21)의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께를 T1이라 할 때, 0.5 ≤│T1/Tc│ ≤ 1.0 및 상기 세라믹 본체(10)의 두께 방향 중심부에서 상기 내부전극(21, 22)의 인쇄면 영역의 끝단 지점까지의 거리를 L이라 할 때, │Tc - T1│/ L ≤ 0.02를 만족할 수 있다.

상기 │Tc - T1│/ L의 값은 외부전극의 형상에 있어서 상기 세라믹 본체(10)의 두께 방향 중심부에서 상기 내부전극(21, 22)의 인쇄면 영역의 끝단 지점까지의 상기 외부전극 영역의 편평한 정도를 나타낼 수 있다.

구체적으로, 상기 │Tc - T1│의 값이 커질 경우에는, 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께(Tc)와 상기 내부전극(21, 22)의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께(T1)의 편차가 크다는 것을 의미할 수 있다.

반면에, 상기 │Tc - T1│의 값이 작은 경우에는, 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께(Tc)와 상기 내부전극(21, 22)의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께(T1)의 편차가 작다는 것을 의미할 수 있다.

상기 │Tc - T1│/ L의 비가 0.02 이하를 만족함으로써, 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께(Tc)와 상기 내부전극(21, 22)의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께(T1)의 편차를 줄여서 신뢰성 저하를 방지할 수 있다.

상기 │Tc - T1│/ L의 비가 0.02를 초과하는 경우에는, 외부전극의 두께 편차가 크게 되므로 두께가 얇은 부분으로 도금액이 침투할 수 있어 신뢰성이 저하되는 문제가 있을 수 있다.

도 4는 본 발명의 제2 실시예에 따른 도 2의 A 부분의 확대도이다.

도 4를 참조하면, 본 발명의 제2 실시예에 따른 적층 세라믹 전자부품은 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc 및 상기 내부전극(21, 22)의 인쇄면 영역의 끝단 지점에서의 상기 외부전극(31, 32)의 두께를 T1이라 할 때, 0.5 ≤│T1/Tc│ ≤ 1.0 및 상기 세라믹 본체(10)의 엣지부에서의 상기 외부전극(31, 32)의 두께 중 가장 얇은 부분의 두께를 T2라 할 때, 0.2 ≤│T2/Tc│ ≤ 1.0을 만족할 수 있다.

상기 세라믹 본체(10)의 엣지부에서의 상기 외부전극(31, 32)의 두께 중 가장 얇은 부분의 두께(T2)라 함은 상기 세라믹 본체(10)의 엣지부 영역에 형성되어 있는 상기 외부전극(31, 32) 영역 중 두께가 가장 얇은 부분의 두께를 의미할 수 있다.

상기│T2/Tc│의 비가 0.2 ≤│T2/Tc│ ≤ 1.0을 만족함으로써, 상기 세라믹 본체(10)의 두께 방향 중앙부 영역에서의 상기 외부전극(31, 32)의 두께(Tc)와 상기 세라믹 본체(10)의 엣지부에서의 상기 외부전극(31, 32)의 두께 중 가장 얇은 부분의 두께(T2)의 편차를 줄여서 신뢰성 저하를 방지할 수 있다.

상기│T2/Tc│의 비가 0.2 미만의 경우에는, 외부전극의 두께 편차가 크게 되므로 두께가 얇은 부분으로 도금액이 침투할 수 있어 신뢰성이 저하되는 문제가 있을 수 있다.

상기 외부전극(31, 32)의 두께를 측정하는 방법은 도 2와 같이 적층 세라믹 커패시터의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다.

구체적으로, 도 2와 같이 적층 세라믹 커패시터의 두께(T) 방향의 중앙부에서 절단한 길이 및 폭 방향(L-W) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 외부 전극 영역에 대해서, 외부 전극 단면의 각 지점에서의 두께를 측정하여 구할 수 있다.

상기 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 금속을 포함하여 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.

상기 외부전극(31, 32)은 상기 도전성 금속에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있으며, 상기 소성된 외부전극(31, 32) 상에 도금층(41, 42)이 추가로 형성될 수 있다.

본 발명의 제1 및 제2 실시예에 따른 적층 세라믹 커패시터는 상술한 바와 같이, 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께(Tc)와 상기 외부전극의 각 지점의 두께(T1, T2)와의 편차를 줄이기 위하여 상기 외부전극(31, 32)은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.

구체적으로, 본 발명의 제1 및 제2 실시예에 따르면 상기 외부전극(31, 32)이 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함함으로써, 상기 외부전극(31, 32)의 각 지점의 두께가 0.5 ≤│T1/Tc│ ≤ 1.0, 0.2 ≤│T2/Tc│ ≤ 1.0의 관계를 만족하며,│Tc - T1│/ L의 비가 0.02 이하의 관계를 만족할 수 있다.

즉, 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함하는 상기 외부전극(31, 32)은 형성 단계에서 도포되는 도전성 페이스트가 저점도의 물성을 가져 상기 외부전극(31, 32) 형성시 도포 두께를 낮추고, 두께의 편차를 줄일 수 있는 것이다.

상기 외부전극(31, 32)이 전체 중량 대비 60 중량%를 초과하는 함량의 도전성 금속을 포함하는 경우에는 형성 단계에서 도포되는 도전성 페이스트의 점도가 증가함으로써, 외부전극 형성시 도포 두께를 낮출 수 없고, 또한 두께의 편차를 줄일 수 없어 신뢰성 불량을 야기할 수 있다.

한편, 상술한 바와 같이 저점도의 도전성 페이스트를 사용하여 외부전극을 형성함으로써, 외부전극의 형상이 불균일할 수 있으나, 상기 외부전극의 형상을 균일하게 하기 위한 방법은 특별히 제한되지 않으며, 예를 들어, 제거하기 쉬운 유기물 코팅막을 사용하여 상기 외부 전극의 형상에 있어서 불균일한 영역의 형성을 최소한으로 제어하여 균일하게 할 수 있다.

상기의 방법은 세라믹 본체(10)에 외부전극(31, 32)을 형성하기 전에 우선 제거가 용이한 유기물 코팅막을 상기 세라믹 본체(10) 표면에 형성할 수 있다.

다음으로, 상기 세라믹 본체(10)에서 외부전극(31, 32)이 형성되는 부분의 유기물 코팅막을 제거하는 공정을 수행할 수 있다.

그 다음, 상기 세라믹 본체(10) 표면에 도전성 페이스트를 도포하여 외부전극(31, 32)을 형성하는 공정을 수행할 수 있다.

끝으로, 상기 외부전극(31, 32)이 형성된 상기 세라믹 본체(10) 표면에서 유기물 코팅막을 제거함으로써, 유기물 코팅막 상에 부착된 외부 전극용 도전성 페이스트가 흘러내린 부분까지 제거할 수 있다.

도 5는 본 발명의 제3 및 제4 실시예에 따른 도 2의 A 부분의 확대도이다.

도 5를 참조하면, 본 발명의 제3 실시예에 따른 적층 세라믹 전자부품은 세라믹 본체(10); 상기 세라믹 본체(10) 내부에 적층된 복수의 내부전극(21); 및 상기 세라믹 본체(10)의 외측에 형성되며, 상기 내부전극(21)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 외부전극(31, 32)의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc, 상기 내부전극(21)의 인쇄면 영역의 끝단 지점에서의 상기 외부전극(31, 32)의 두께를 T1 및 상기 세라믹 본체(10)의 두께 방향 중심부에서 상기 내부전극(21)의 인쇄면 영역의 끝단 지점까지의 거리를 L이라 할 때, │Tc - T1│/ L ≤ 0.02를 만족할 수 있다.

상기 세라믹 본체의 엣지부에서의 상기 외부전극의 두께 중 가장 얇은 부분의 두께를 T2라 할 때, 0.2 ≤│T2/Tc│ ≤ 1.0을 만족할 수 있다.

상기 외부전극은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.

상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.

상기의 제3 실시예에 따른 적층 세라믹 전자부품에 있어서, 상술한 제1 및 제2 실시예에 따른 적층 세라믹 전자부품과 동일한 특징에 관한 설명은 여기서 생략하도록 한다.

도 5를 참조하면, 본 발명의 제4 실시예에 따른 적층 세라믹 전자부품은 세라믹 본체(10); 상기 세라믹 본체(10) 내부에 적층된 복수의 내부전극(21, 22); 및 상기 세라믹 본체(10)의 외측에 형성되며, 상기 내부전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 외부전극(31, 32)의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc, 상기 내부전극(21)의 인쇄면 영역의 끝단 지점에서의 상기 외부전극(31, 32)의 두께를 T1, 상기 세라믹 본체(10)의 엣지부에서의 상기 외부전극(31, 32)의 두께 중 가장 얇은 부분의 두께를 T2 및 상기 세라믹 본체(10)의 두께 방향 중심부에서 상기 내부전극(21)의 인쇄면 영역의 끝단 지점까지의 거리를 L이라 할 때, 0.5 ≤│T1/Tc│ ≤ 1.0, 0.2 ≤│T2/Tc│ ≤ 1.0 및│Tc - T1│/ L ≤ 0.02를 만족할 수 있다.

상기 외부전극(31, 32)은 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함할 수 있다.

상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.

도 6은 본 발명의 제5 실시예에 따른 적층 세라믹 커패시터의 제조 공정도이다.

도 6을 참조하면, 본 발명의 제5 실시예에 따른 적층 세라믹 전자부품의 제조방법은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계; 도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계; 상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하는 단계; 및 상기 세라믹 본체를 소성하여 외부전극을 형성하는 단계;를 포함하며, 상기 외부전극의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체의 두께 방향 중심부 영역에서의 상기 외부전극의 두께를 Tc 및 상기 내부전극의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께를 T1이라 할 때, 0.5 ≤│T1/Tc│ ≤ 1.0을 만족할 수 있다.

본 발명의 제5 실시예에 따른 적층 세라믹 전자부품의 제조방법에 의해 제조된 적층 세라믹 전자부품은 상기 외부전극의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체의 두께 방향 중심부 영역에서의 상기 외부전극의 두께를 Tc 및 상기 내부전극의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께를 T1이라 할 때, 0.5 ≤│T1/Tc│ ≤ 1.0을 만족할 수 있다.

따라서, 외부전극의 두께 편차를 줄임으로써, 외부전극의 두께가 박층화되는 경우에도 신뢰성이 우수한 적층 세라믹 전자부품의 구현이 가능하다.

상기의 특징 외에는 상술한 본 발명의 제1 내지 제4 실시예에 따른 적층 세라믹 전자부품의 특징과 중복되며, 또한 일반적인 제조방법과 동일한바 여기서는 생략하도록 한다.

이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.

본 실시예는 외부전극의 평균 두께가 10 μm 이하인 적층 세라믹 커패시터에 대해, 외부전극의 각 지점의 두께(Tc, T1, T2) 사이의 관계 및│Tc - T1│/ L의 값에 따른 고온 가속 수명 및 신뢰성 향상 여부를 시험하기 위해 수행되었다.

본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.

우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하였다.

다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.

상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 50층을 적층하여 적층체를 만들었다.

이후 압착, 절단하여 0603 규격의 사이즈(Size)의 칩을 만들어, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.

다음으로, 60 중량부의 함량을 가지는 도전성 금속 및 글라스 프릿을 포함하는 외부전극용 도전성 페이스트로 외부전극을 형성하고, 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다.

반면, 비교예는 일반적인 적층 세라믹 커패시터로서, 상기 외부전극의 각 지점의 두께(Tc, T1 및 T2) 사이의 비율 및│Tc - T1│/ L의 값이 본 발명의 수치범위를 벗어나도록 제작한 것을 제외하고는 그 제조방법은 동일하였다.

아래의 표 1은 적층 세라믹 커패시터의 외부전극의 평균 두께에 따른 신뢰성을 비교한 표이다.

신뢰성 판정 조건은 85℃, 습도 85%에서 1.5 Vr 전압을 가하며 1시간 테스트시 양호한 경우를 O, 불량인 경우를 X로 나타내었다.

외부전극의평균 두께
(μm)
Tc
(μm)
T1
(μm)
T2
(μm)
L
(μm)
T1/Tc T2/Tc │Tc - T1│/ L 신뢰성
판정
*1 10 10 3.5 1.1 270 0.35 0.11 0.024 X *2 12 12 2.9 0.9 270 0.24 0.08 0.034 O *3 14 14 2.9 1.8 270 0.21 0.13 0.041 O

상기 [표 1]을 참조하면, 시료 1은 외부전극의 평균 두께가 10 μm 인 경우로서, 본 발명의 수치 범위를 벗어나는 경우 외부전극의 평균 두께가 얇아 신뢰성에 있어서 문제가 생길 수 있다.

반면 시료 2 및 3은 외부전극의 평균 두께가 10 μm 이상인 경우로서, 본 발명의 수치 범위를 벗어나는 경우에도 외부전극의 평균 두께가 두꺼워 신뢰성에 있어서 문제가 없음을 알 수 있다.

따라서, 후술하는 설명에 따라 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 외부전극의 평균 두께가 10 μm 이하일 때 본 발명의 수치 범위를 만족하는지 여부에 따라 신뢰성에 영향을 미칠 수 있음을 알 수 있다.

아래의 표 2는 0603 규격의 사이즈(Size)의 칩에 있어서, 외부전극의 평균 두께가 10 μm 이하인 경우로서, 상기 외부전극의 각 지점의 두께(Tc, T1, T2 및 T2) 사이의 비에 따른 신뢰성 향상 여부를 비교한 표이다.

No 외부전극의평균 두께
(μm)
Tc
(μm)
T1
(μm)
T2
(μm)
L
(μm)
T1/Tc T2/Tc │Tc - T1│/ L 신뢰성
판정
4 6 6 3.8 1.5 270 0.63 0.25 0.008 O 5 8 8 4.6 2.3 270 0.58 0.29 0.013 O 6 10 10 5.2 3.1 270 0.52 0.31 0.018 O 7 6 6 3.4 1.4 270 0.57 0.23 0.010 O 8 8 8 4.2 1.9 270 0.53 0.24 0.014 O 9 10 10 4.5 2.3 270 0.45 0.23 0.020 O 10 6 6 3.1 1.3 270 0.52 0.22 0.011 O 11 8 8 4.3 2.1 270 0.54 0.26 0.014 O 12 10 10 4.5 2.5 270 0.42 0.25 0.020 O *13 6 6 2.9 0.9 270 0.48 0.15 0.011 X *14 8 8 3.2 0.9 270 0.40 0.11 0.018 X *15 10 10 3.5 1.1 270 0.35 0.11 0.024 X *16 7 7 3.1 0.9 270 0.44 0.13 0.014 X *17 9 9 3.6 1.8 270 0.45 0.23 0.016 X

상기의 [표 2]를 통해서 알 수 있듯이, 외부전극의 평균 두께가 10 μm 이하이며, 0.5 ≤│T1/Tc│ ≤ 1.0, 0.2 ≤│T2/Tc│ ≤ 1.0 및│Tc - T1│/ L의 비가 0.02 이하의 수치 범위를 만족하는 본 발명의 실시예인 시료 4 내지 12의 경우에는 신뢰성이 향상됨을 알 수 있다.

반면, 비교예인 시료 13 내지 17의 경우는 외부전극의 평균 두께가 10 μm 이하로서 본 발명의 상기의 수치범위를 벗어나는 경우에는 신뢰성이 저하될 수 있음을 알 수 있다.

결론적으로, 본 발명의 실시형태에 따르면, 외부전극의 각 지점의 두께 편차를 조절함으로써, 신뢰성 향상의 효과가 있음을 알 수 있다.

구체적으로, 0.5 ≤│T1/Tc│ ≤ 1.0, 0.2 ≤│T2/Tc│ ≤ 1.0 및│Tc - T1│/ L의 비가 0.02 이하의 수치 범위를 만족하도록 외부전극을 형성함으로써 신뢰성이 우수한 고용량 적층 세라믹 전자부품의 구현이 가능하다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

10: 세라믹 본체
21: 내부전극
31, 32: 제1 및 제2 외부 전극
41, 42: 도금층
L: 세라믹 본체의 두께 방향 중심부에서 내부전극의 인쇄면 영역의 끝단 지점까지의 거리

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
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  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 세라믹 본체;
    상기 세라믹 본체 내부에 적층된 복수의 내부전극; 및
    상기 세라믹 본체의 외측에 형성되며, 상기 내부전극과 전기적으로 연결된 외부전극;을 포함하며,
    상기 외부전극의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체의 두께 방향 중심부 영역에서의 상기 외부전극의 두께를 Tc, 상기 내부전극의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께를 T1, 상기 세라믹 본체의 엣지부에서의 상기 외부전극의 두께를 T2 및 상기 세라믹 본체의 두께 방향 중심부에서 상기 내부전극의 인쇄면 영역의 끝단 지점까지의 거리를 L이라 할 때, 0.5 ≤│T1/Tc│ < 1.0, 0.2 ≤│T2/Tc│ < │T1/Tc│ 및 0.008 ≤ │Tc - T1│/ L ≤ 0.02를 만족하는 적층 세라믹 전자부품.
  11. 제10항에 있어서,
    상기 외부전극은 외부전극용 도전성 페이스트 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함하는 적층 세라믹 전자부품.
  12. 제11항에 있어서,
    상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  13. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하는 세라믹 본체를 마련하는 단계;
    도전성 금속을 포함하는 외부전극용 도전성 페이스트를 마련하는 단계;
    상기 내부전극과 전기적으로 연결되도록 상기 외부전극용 도전성 페이스트를 상기 세라믹 본체의 단부에 도포하는 단계; 및
    상기 세라믹 본체를 소성하여 외부전극을 형성하는 단계;를 포함하며,
    상기 외부전극의 평균 두께는 10 μm 이하이고, 상기 세라믹 본체의 두께 방향 중심부 영역에서의 상기 외부전극의 두께를 Tc, 상기 내부전극의 인쇄면 영역의 끝단 지점에서의 상기 외부전극의 두께를 T1, 상기 세라믹 본체의 엣지부에서의 상기 외부전극의 두께를 T2 및 상기 세라믹 본체의 두께 방향 중심부에서 상기 내부전극의 인쇄면 영역의 끝단 지점까지의 거리를 L이라 할 때, 0.5 ≤│T1/Tc│ < 1.0, 0.2 ≤│T2/Tc│ < │T1/Tc│ 및 0.008 ≤ │Tc - T1│/ L ≤ 0.02를 만족하고,
    상기 외부전극은 외부전극용 도전성 페이스트 전체 중량 대비 60 중량% 이하의 도전성 금속을 포함하는 적층 세라믹 전자부품의 제조방법.
  14. 삭제
  15. 삭제
  16. 제13항에 있어서,
    상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조방법.
  17. 삭제
  18. 제10항에 있어서,
    상기 세라믹 본체의 엣지부는 각진 형태를 가지고,
    상기 외부전극은 내부에 경계선이 없도록 일체로 구성된 적층 세라믹 전자부품.
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