KR101856083B1 - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명은 적층 세라믹 커패시터에 관한 것으로, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 유전체층을 포함하는 적층 본체, 및 상기 적층 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하고, 상기 적층 본체의 폭 및 두께 방향 단면에서, 상기 제1 내부전극과 상기 제2 내부전극은 폭방향으로 오프셋되어 배치되고, 상기 유전체층을 사이에 두고 인접한 제1 내부전극과 제2 내부전극의 오프셋부의 최소폭(t1)과 상기 유전체층의 평균 두께(td)의 비(t1/td)가 1 내지 10일 수 있다.

Description

적층 세라믹 커패시터{Multilayer ceramic capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 상세하게는 고전압하에서도 절연파괴가 일어나지 않는 신뢰성이 우수한 고용량 적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전자제품이 소형화되고 다기능화됨에 따라 전자부품도 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. 따라서 근래에는 유전체층 및 내부전극의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 커패시터가 제조되고 있다.
하지만, 유전체층이 박층화되고 적층수가 증가함에 따라 내부전극이 형성된 유효 용량부와 내부전극이 형성되지 않은 마진부의 밀도 차이는 더욱 커지는데, 이로 인해 마진부에서의 층간 박리(delamination, 디라미네이션)나 크랙(crack)이 발생하고 도금액 침투가 발생하여 적층 세라믹 커패시터의 신뢰성이 저하된다.
한편, 유전체층의 두께가 감소하여 단위 두께당 전압이 높아지게 되면 낮은 전압을 인가하더라도 유전체층의 절연 파괴(dielectric breakdown)가 발생할 가능성이 높다.
특히, 커패시터의 폭 및 두께 방향 단면에서 볼 때, 내부전극의 폭 방향 양 단부는 압착 과정에서 내부전극이 늘어나면서 쐐기 형상을 갖게 되어 노치(notch)효과에 의해 상기 단부에서 전계 강도가 더욱 높아지게 되고, 적층 방향에서 인접하는 내부전극 단부에서 높은 전계 강도가 중첩되면서 유전체층의 절연 파괴가 쉽게 발생하게 된다. 이에 따라 적층 세라믹 커패시터의 소형화 및 고용량화에 한계가 있다.
따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 적층 세라믹 커패시터의 소형화 및 고용량화를 구현하고 고전압하에서도 절연파괴가 일어나지 않는 신뢰성이 우수한 적층 세라믹 커패시터를 제공하는데에 그 목적이 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 유전체층을 포함하는 적층 본체, 및 상기 적층 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하고, 상기 적층 본체의 폭 및 두께 방향 단면에서, 상기 제1 내부전극과 상기 제2 내부전극은 폭방향으로 오프셋되어 배치되고, 상기 유전체층을 사이에 두고 인접한 제1 내부전극과 제2 내부전극의 오프셋부의 최소폭(t1)과 상기 유전체층의 평균 두께(td)의 비(t1/td)가 1 내지 10일 수 있다.
또한, 본 발명의 일 실시형태에 있어서, 상기 유전체층의 두께(td)는 0.65㎛ 이하일 수 있다.
또한, 본 발명의 일 실시형태에 있어서, 상기 제1 및 제2 내부전극의 적층수는 200층 이상일 수 있다.
또한, 본 발명의 일 실시형태에 있어서, 상기 제2 내부전극은 상기 제1 내부전극을 기준으로 폭방향 좌측 및 우측으로 번갈아 오프셋될 수 있다.
또한, 본 발명의 일 실시형태에 있어서, 상기 최소폭(t1)은 0.8㎛ 내지 5.8㎛의 범위를 가질 수 있다.
또한, 본 발명의 일 실시형태에 있어서, 상기 적층 세라믹 커패시터의 길이, 폭, 및 두께는 각각 0.6±0.09mm, 0.3±0.09mm, 및 0.3±0.09mm일 수 있다.
한편, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 제1 및 제2 측면을 가지는 적층 본체; 상기 적층 본체 내부에 형성되며, 상기 제1 및 제2 측면으로 말단이 각각 노출되는 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극층 사이에 배치되고, 두께(td)가 0.65㎛ 이하인 유전체층을 포함하고, 상기 적층 본체의 폭 및 두께 방향 단면에서, 상기 유전체층을 사이에 두고 서로 인접한 제1 내부전극과 제2 내부전극의 폭방향으로 오프셋된 오프셋부의 최소폭(t1)과 상기 유전체층의 두께(td)의 비(t1/td)가 1 내지 10일 수 있다.
또한, 본 발명의 다른 실시형태에 있어서, 상기 유전체층의 두께(td)는 상기 인접하는 제1 내부전극 및 제2 내부전극 사이의 거리일 수 있다.
또한, 본 발명의 다른 실시형태에 있어서, 상기 제1 및 제2 내부전극의 적층수는 200층 이상일 수 있다.
또한, 본 발명의 다른 실시형태에 있어서, 상기 제2 내부전극은 상기 제1 내부전극을 기준으로 폭방향 좌측 및 우측으로 번갈아 오프셋될 수 있다.
또한, 본 발명의 다른 실시형태에 있어서, 상기 최소폭(t1)은 0.8㎛ 내지 5.8㎛의 범위를 가질 수 있다.
또한, 본 발명의 다른 실시형태에 있어서, 상기 적층 세라믹 커패시터의 길이, 폭, 및 두께는 각각 0.6±0.09mm, 0.3±0.09mm, 및 0.3±0.09mm일 수 있다.
다른 한편, 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터는 제1 및 제2 측면을 가지는 적층 본체; 상기 적층 본체 내부에 형성되며, 상기 제1 및 제2 측면으로 말단이 각각 노출되는 제1 및 제2 내부 전극을 포함하고, 상기 적층 본체의 제1 방향에 실질적으로 수직인 단면에서, 유전체층을 사이에 두고 서로 인접한 제1 내부전극과 제2 내부전극의 상기 제1 방향과 실질적으로 수직인 제2 방향으로 오프셋된 오프셋부의 폭(t1)과 상기 서로 인접하는 제1 내부전극 및 제2 내부전극 사이의 거리 (td)의 비(t1/td)가 1 내지 10일 수 있다.
또한, 본 발명의 또 다른 실시형태에 있어서, 상기 서로 인접하는 제1 내부전극 및 제2 내부전극 사이의 거리(td)는 0.65㎛ 이하일 수 있다.
또한, 본 발명의 또 다른 실시형태에 있어서, 상기 제1 및 제2 내부전극의 적층수는 200층 이상일 수 있다.
또한, 본 발명의 또 다른 실시형태에 있어서, 상기 제2 내부전극은 상기 제1 내부전극을 기준으로 폭방향 좌측 및 우측으로 번갈아 오프셋될 수 있다.
또한, 본 발명의 또 다른 실시형태에 있어서, 상기 오프셋부의 폭(t1)은 0.8㎛ 내지 5.8㎛의 범위를 가질 수 있다.
또한, 본 발명의 또 다른 실시형태에 있어서, 상기 적층 세라믹 커패시터의 길이, 폭, 및 두께는 각각 0.6±0.09mm, 0.3±0.09mm, 및 0.3±0.09mm일 수 있다.
이상 설명한 바와 같이 본 발명에 따른 적층 세라믹 커패시터에 의하면, 적층 세라믹 커패시터의 소형화 및 고용량화를 구현하고 고전압하에서도 절연파괴가 일어나지 않아 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 외관 사시도이다.
도 2는 도 1의 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 A-A'방향으로 절단한 단면도이다.
도 3은 도 1의 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 B-B'방향으로 절단한 단면도이다.
도 4는 도 3의 C부분을 확대한 도면이다.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시 형태를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시 형태에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시 형태를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시 형태의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일 또는 유사한 참조부호를 사용하여 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 외관 사시도이고, 도 2는 도 1의 A-A'방향 단면도이고, 도 3은 도 1의 B-B'방향 단면도이며, 도 4는 도 3의 C부분을 확대한 도면이다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 적층 본체(110) 및 외부전극(130)을 포함할 수 있다.
적층 본체(110)는 직육면체 형상을 가질 수 있다. 본 실시 형태에서, 적층방향의 단면을 상면(Tf) 및 하면(Bf), 길이방향의 단면을 제1 및 제2 단측면(Sf1 및 Sf2), 및 폭방향의 단면을 제1 및 제2 장측면(Lf1 및 Lf2)으로 정의하기로 한다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다. 또한, 내부전극이 수평방향으로 적층되는 경우, 상기 '폭 방향'과 '두께 방향'이 서로 반전될 수 있다. 또한, 본 명세서에서는 상기 '길이 방향', '폭 방향' 및 '두께 방향'을 순서에 상관없이 서로 실질적으로 수직인 제1 방향, 제2 방향 및 제3 방향으로 정의할 수도 있다.
적층 본체(110)는 복수의 유전체층이 두께(T) 방향으로 적층되어 형성될 수 있다. 적층 본체(110)를 구성하는 복수의 유전체층은 소성된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
여기서, 유전체층은 높은 유전율을 갖는 세라믹 분말로 형성될 수 있으며, 상기 세라믹 분말은 이에 제한되는 것은 아니나, 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있다.
본 실시 형태에서 세라믹 분말이 소성 된 이후 복수의 유전체층 중 하나의 유전체층의 평균 두께는 0.65㎛이하일 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층의 두께는 내부 전극층(121, 122) 사이에 배치되는 유전체층의 평균 두께를 의미할 수 있다. 상기 유전체층의 평균 두께는 도 4와 같이 적층 본체(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다. 예를 들어, 적층 본체(110)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 상기 1만 배율의 주사전자현미경(SEM, Scanning Eletron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다. 또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
또한, 상기 유전체층의 두께는 서로 인접하는 내부 전극(121, 122) 중앙부 사이의 평균 거리로 정의될 수도 있다. 예를 들어, 스캔된 내부 전극(121, 122)의 중앙부 이미지에서 내부 전극층의 길이 방향으로 등간격인 30개의 지점에서 상기 인접하는 내부 전극(121, 122)의 중앙부 사이의 거리를 측정하여 평균 거리를 계산할 수 있다. 또한, 이러한 서로 인접하는 내부 전극 사이의 평균 거리를 10쌍 이상의 내부 전극층으로 확장하여 측정하면, 상기 인접하는 내부 전극 사이의 평균 거리를 더욱 일반화할 수 있다
적층 본체(110) 내부에는 복수의 내부 전극(120)이 형성될 수 있다. 내부 전극(120)은 유전체층 상에 형성되고 소성에 의하여 하나의 유전체층을 사이에 두고, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
복수의 내부 전극(120)은 도전성 금속으로 형성되며, 예를 들면 Ni 또는 Ni 합금으로 이루어진 것을 사용할 수 있다. 상기 Ni 합금으로는 Ni와 함께 Mn, Cr, Co 또는 Al을 함유할 수 있다. 내부 전극(120)은 유전체층을 이루는 세라믹 그린시트의 일면에 니켈(Ni) 등의 금속분말이 포함된 도전성 페이스트를 소정의 패턴으로 인쇄함으로써 형성될 수 있다. 이에 제한되는 것은 아니나, 하나의 내부 전극의 두께는 0.7㎛이하일 수 있다.
또한, 본 발명의 일 실시 형태에 따르면, 내부 전극이 형성된 유전체층은 200층 이상, 500층 이상 또는 그 이상 적층될 수 있다.
복수의 내부 전극(120)은 서로 다른 극성을 갖는 복수의 제1 내부전극(121) 및 복수의 제2 내부전극(122)을 포함할 수 있다. 제1 내부전극(121) 및 제2 내부전극(122)은 적층 방향을 따라 유전체층을 사이에 두고 서로 대향하도록 적층될 수 있다.
복수의 제1 내부전극(121)은 일단이 적층 본체(110)의 제1 단측면(Sf1)으로 노출되고, 복수의 제2 내부전극(122)은 상기 제1 내부전극(121)의 노출된 일단과 길이방향으로 대향하는 일단이 제2 단측면(Sf2)으로 노출될 수 있다.
제1 단측면(Sf1)으로 노출된 복수의 제1 내부전극(121)의 일단은 제1 외부전극(131)에 연결되고, 제2 단측면(Sf2)으로 노출된 복수의 제2 내부전극(122)의 일단은 제2 외부전극(132)에 연결될 수 있다.
도 3 및 도 4에 도시된 바와 같이, 본 실시 형태에서 적층 본체(110)의 폭 및 두께 방향 단면에서 볼 때, 복수의 제1 내부전극(121) 및 복수의 제2 내부전극(122)은 폭방향으로 오프셋되어 배치될 수 있다.
특히, 도 4를 참조하면, 폭 및 두께 방향(W-T) 단면에서, 유전체 층의 평균 두께(td), 제1 및 제2 내부전극(121, 122)이 중첩된 부분의 폭(t2), 및 상기 제1 및 제2 내부전극(121, 122)이 중첩된 부분과 각각의 제1 및 제2 내부전극이 상기 중첩된 부분과 오프셋된 부분의 폭(t1)이 도시된다.
일 실시예에서, 상기 폭 및 두께 방향(W-T) 단면은 적층 본체(110)의 길이(L) 방향의 중앙부에서 실질적으로 수직에 가깝게 절단한 단면을 의미할 수 있다. 상기 폭 및 두께 방향(W-T) 단면은 적층 본체(110)의 길이방향과 실질적으로 수직일 수 있다.
제1 내부전극(121)은 유전체층을 사이에 두고 두께방향에서 인접한 제2 내부전극(122)과 오프셋되는 제1 오프셋부(121a) 및 제2 내부전극(122)과 중첩되는 제1 중첩부(121b)를 포함할 수 있다. 마찬가지로, 제2 내부전극(122)은 유전체층을 사이에 두고 두께방향에서 인접한 제1 내부전극(121)과 오프셋되는 제2 오프셋부(122a) 및 제1 내부전극(121)과 중첩되는 제2 중첩부(122b)를 포함할 수 있다.
본 실시예에서의 제1 및 제2 오프셋부(121a, 122a)가 유전체층을 사이에 두고 대향하는 제2 내부전극 및 제1 내부전극(122, 121)과 이루는 오프셋부의 폭(t1)은 0.8~5.8㎛의 범위로 설정하여 BDV 특성을 향상시키고, 고온 가속 및 내습 부하의 열화가 발생하지 않도록 할 수 있다. 일 실시예에서, 상기 오프셋부의 폭(t1)은 인접하는 제1 및 제2 내부전극(121, 122)이 오프셋된 오프셋부의 최소폭(t1)일 수 있다.
이로써, 유전체층을 사이에 두고 두께방향으로 인접하는 제1 및 제2 내부전극(121, 122)은 내부전극의 길이방향으로 연장되는 측변이 서로 중첩되지 않기 때문에, 상기 측변에서 전계가 집중되는 것을 억제할 수 있다. 즉, 제1 및 제2 내부전극(121, 122)이 두께 방향으로 중첩되는 부분에 있어서, 폭방향 일단에서는 제1 내부전극(121)의 측변과 제2 내부전극(122)의 면이 중첩되고, 폭방향 타단에서는 제2 내부전극(122)의 측변과 제1 내부전극(121)의 면이 중첩될 수 있다.
본 실시 형태에서, 제1 내부전극(121)은 위치 고정하고, 제2 내부전극(122)은 제1 내부전극(121)을 기준으로 폭방향 좌측 및 우측으로 번갈아 오프셋될 수 있다. 본 발명은 이에 한하지 않으며, 요구되는 설계 조건에 따라 제1 및 제2 내부전극이 다양한 오프셋 규칙에 따라 배치될 수 있다. 예를 들어, ① 제1 내부전극은 위치 고정하고, 제2 내부전극이 제1 내부전극을 기준으로 좌측 또는 우측으로 오프셋되거나, ② 제1 및 제2 내부전극이 적층 그룹을 이루어, 그룹 1은 적층 방향 상측에서 하측으로 갈수록 좌측으로 오프셋되고, 그룹 2는 적층 방향 상측에서 하측으로 갈수록 우측으로 오프셋되거나, ③ 내부전극이 두 단계씩 좌측 및 우측으로 번갈아 오프셋될 수 있는 등 다양한 변형이 이루어질 수 있다.
제1 및 제2 오프셋부(121a, 122a)의 최소폭(t1)과 유전체층의 평균 두께(td)의 비(t1/td)는 1 내지 10일 수 있다. t1/td가 1 미만인 경우, 폭 및 두께방향(W-T) 단면에서 볼 때, 제1 및 제2 내부전극의 폭방향 단부간의 거리가 상대적으로 짧기 때문에 전계 강도가 높아짐에 따라 BDV 특성이 저하되어 고온가속시험 NG율이 높게 나타나며, 내부전극이 형성되지 않은 마진부와 중첩부의 밀도 차이가 커서 구조 결함에 의한 내습부하시험 NG율이 높게 나타날 수 있다.
또한, t1/td가 10을 초과하는 경우, 제1 및 제2 내부전극간의 중첩부 면적이 감소함에 따른 용량 저하가 발생하며, 오프셋부의 폭이 커짐에 따라 마진부의 폭이 짧아져 절단 불량율이 증가할 수 있다.
외부전극(130)은 적층 본체(110)의 서로 대향하는 양측면에 형성되는 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 외부전극(131)은 적층 본체(110)의 제1 단측면(Sf1)을 덮도록 형성될 수 있으며, 제2 외부전극(132)은 제2 단측면(Sf2)을 덮도록 형성될 수 있다.
본 실시 형태에서 제1 외부전극(131) 및 제2 외부전극(132)은 적층 본체(110)의 양 단측면을 덮도록 형성되어 있으나, 본 발명은 이에 한하지 않으며, 제1 및 제2 외부전극(131, 132)이 적층 본체(110)의 양 장측면(Lf1, Lf2)을 덮도록 형성될 수 있다.
제1 외부전극(131) 및 제2 외부전극(132)은 서로 전기적으로 분리될 수 있다. 제1 외부전극(131)은 적층 본체(110)의 제1 단측면(Sf1)으로 노출되는 제1 내부전극(121)의 일단과 전기적으로 연결되고, 제2 외부전극(132)은 적층 본체(110)의 제1 단측면(Sf1)과 길이방향에서 대향하는 제2 단측면(Sf2)으로 노출되는 제2 내부전극(122)의 일단과 전기적으로 연결될 수 있다. 이로써 외부전극(130)은 외부단자 역할을 할 수 있다.
외부전극(130)은 구리(Cu) 또는 구리 합금(Cu alloy) 등을 이용하여 형성될 수 있다.
이하, 실시예 및 비교예를 참조하여 본 발명을 보다 구체적으로 설명하나, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.
[실시예]
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 각각 1.25㎛, 1.1㎛, 0.95㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성한다.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2㎛인 내부전극용 도전성 페이스트를 마련하였다. 상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 200층 이상, 예를 들어 230층 적층하여 세라믹 적층체를 만들었다. 적층시 내부전극의 오프셋 정도를 변화시키기 위해 오프셋부의 폭을 0~10㎛의 범위로 변화시켜 적층하였다.
상기 세라믹 적층체를 85℃에서 1000kgf/cm2 압력조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다. 이후, 1200℃에서 내부전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 유전체층의 평균 두께는 각각 0.85㎛, 0.65㎛, 및 0.55㎛이었고, 내부전극 평균 두께는 0.65㎛이었으며, 소성 후 칩 크기는 0.6±0.09mm×0.3±0.09mm×0.3±0.09mm(L×W×T)를 만족하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
상기 적층 세라믹 커패시터의 시료들은 내부전극의 오프셋부의 폭에 따라 다양하게 제작되었다.
아래의 표 1은 적층 세라믹 커패시터의 내부전극의 오프셋부의 폭에 따른 전기적 특성, 예를 들어 BDV 특성, 정전 용량, 절단 불량율, 고온가속시험 NG율, 및 내습부하시험 NG율을 비교한 표이다.
N0.
 t1
(㎛)		 td
(㎛)		 t1/td 정전용량
(㎌)		 BDV
(V)		 고온가속시험NG율(%) 내습부하시험NG율(%)
1 0.4 0.85 0.47 1.22 82 0.00 0.00
2 0.7 0.85 0.82 1.22 82 0.00 0.00
3 1.1 0.85 1.29 1.22 83 0.00 0.00
4 3.1 0.85 3.65 1.21 83 0.00 0.00
5 5.8 0.85 6.82 1.21 85 0.00 0.00
6 7.8 0.85 9.18 1.20 87 0.00 0.00
7 8.7 0.85 10.24 1.20 88 0.00 0.00
8 10.9 0.85 12.82 1.20 84 0.00 0.00
*9 0.3 0.65 0.46 1.75 61 0.25 0.00
*10 0.6 0.65 0.92 1.75 63 0.50 0.00
11 0.9 0.65 1.38 1.75 72 0.00 0.00
12 3.1 0.65 4.77 1.74 74 0.00 0.00
13 5.6 0.65 8.62 1.73 75 0.00 0.00
*14 7.3 0.65 11.23 1.73 74 0.00 2.75
*15 9.1 0.65 14.00 1.72 75 0.00 2.75
*16 11.1 0.65 17.08 1.72 76 0.00 3.25
*17 0.3 0.55 0.55 2.06 55 0.50 0.00
18 0.8 0.55 1.45 2.06 65 0.00 0.00
19 1.3 0.55 2.36 2.06 67 0.00 0.00
20 3.5 0.55 6.36 2.05 66 0.00 0.00
21 5.3 0.55 9.64 2.04 67 0.00 0.00
*22 7.0 0.55 12.73 2.04 68 0.00 2.75
*23 9.2 0.55 16.73 2.03 68 0.00 3.25
*24 11.2 0.55 20.36 2.02 69 0.00 4.00
* 표시는 비교예임
※ t1: 내부전극의 오프셋부의 최소폭, td: 하나의 유전체층의 평균 두께
표 1에서, 절단 불량율은 각 시료당 샘플 1000개에 대해서 절단면 검사를 행하여 백분율로 나타내었으며, 절연 파괴 전압(breakdown voltage, BDV) 특성은 10V/sec의 속도로 DC 전압을 인가하면서 평가하였다. 고온 가속시험 NG율은 각 시료당 400개의 샘플에 대해 135℃에서 9.45V의 DC 전압을 인가하여 48시간 이내 절연 저항이 104Ω 이하로 떨어진 샘플 수를 백분율로 표시한 것이고, 내습 부하 시험 NG율은 각 시료당 400개 샘플에 대해서 40℃, 상대습도 95%하에서 6.3V의 DC 전압을 인가하여 100시간 이내에 절연 저항이 104Ω 이하로 떨어진 샘플 수를 백분율로 나타낸 것이다.
표 1에서, 시료 1~8은 유전체층의 평균두께(td)가 0.85㎛인 경우이고, 시료 9~16은 유전체층의 평균두께(td)가 0.65㎛인 경우이며, 시료 17~24는 유전체층의 두께(td)가 0.55㎛인 경우이다.
표 1을 참조하면, 본 실시예에서 유전체층의 평균 두께(td)가 0.65㎛ 초과인 경우에는 유전체층의 평균 두께(td)에 대한 내부전극 오프셋부의 최소폭(t1)의 비(t1/td)에 상관없이 BDV 특성, 고온가속 및 내습부하 특성이 양호하다.
한편, 유전체층의 평균 두께(td)가 0.65㎛ 이하일 경우 유전체층의 평균 두께(td)에 대한 내부전극의 오프셋부의 최소폭(t1)의 비(t1/td)에 따른 BDV, 고온가속 및 내습부하의 특성에 열화가 발생한다.
즉, t1/td가 1 내지 10인 시료 11~13 및 19~21은 BDV 특성이 우수하며, 고온가속 및 내습부하에서의 열화가 나타나지 않음을 알 수 있다. 이는 상하 내부전극간에 상기 범위 내로 오프셋을 두어 적층함에 따라 상하 내부전극의 단부간 거리가 상대적으로 길어짐에 의한 효과와 더불어 마진부와 중첩부의 밀도 차이가 감소함에 의한 효과가 동시에 나타나기 때문인 것으로 파악된다.
한편, t1/td가 1 미만인 시료 9, 10, 및 17에서는, 커패시터의 폭 및 두께방향 단면에서 볼 때, 상하 내부전극의 폭방향 단부간의 거리가 상대적으로 짧기 때문에 전계 강도가 높아짐에 따라 BDV 특성이 저하되어 고온가속시험 NG율이 높게 나타나며, 마진부와 중첩부의 밀도 차이가 커서 구조 결함에 의한 내습부하시험 NG율이 높게 나타난다.
또한, t1/td가 10을 초과하는 시료 14~16 및 23~25의 경우에서는 오프셋부의 폭이 커짐에 따라 마진부의 폭이 짧아져 도금액 침투에 의한 크랙 발생 빈도가 증가하여 내습부하 특성이 나빠진다.
따라서, 본 발명의 실시예의 경우, 고용량을 확보하면서 BDV 특성 또한 향상시키면서 고온 가속 시험 및 내습 부하 시험에서 열화가 발생하지 않는 신뢰성 높은 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.
이상 본 발명의 바람직한 실시 형태를 상세히 설명했지만, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 형태가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
100: 적층 세라믹 커패시터 110: 적층 본체
120: 내부 전극 121, 122: 제1 및 제2 내부전극
130: 외부전극 131, 132: 제1 및 제2 외부전극

Claims (18)

  1. 유전체층을 포함하는 적층 본체; 및
    상기 적층 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하고,
    상기 적층 본체의 폭 및 두께 방향 단면에서, 상기 제1 내부전극과 상기 제2 내부전극은 폭방향으로 오프셋되어 배치되고,
    상기 유전체층의 평균 두께(td)는 0.65㎛ 이하이며,
    상기 유전체층을 사이에 두고 인접한 제1 내부전극과 제2 내부전극의 오프셋부의 최소폭(t1)과 상기 유전체층의 평균 두께(td)의 비(t1/td)가 1 내지 10이고,
    길이, 폭, 및 두께가 각각 0.6±0.09mm, 0.3±0.09mm, 및 0.3±0.09mm인 적층 세라믹 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 적층수는 200층 이상인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제2 내부전극은 상기 제1 내부전극을 기준으로 폭방향 좌측 및 우측으로 번갈아 오프셋되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 최소폭(t1)은 0.8㎛ 내지 5.8㎛의 범위를 가지는 적층 세라믹 커패시터.
  6. 삭제
  7. 제1 및 제2 측면을 가지는 적층 본체;
    상기 적층 본체 내부에 형성되며, 상기 제1 및 제2 측면으로 말단이 각각 노출되는 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부 전극층 사이에 배치되고, 두께(td)가 0.65㎛ 이하인 유전체층을 포함하고,
    상기 적층 본체의 폭 및 두께 방향 단면에서, 상기 유전체층을 사이에 두고 서로 인접한 제1 내부전극과 제2 내부전극의 폭방향으로 오프셋된 오프셋부의 최소폭(t1)과 상기 유전체층의 두께(td)의 비(t1/td)가 1 내지 10이고,
    길이, 폭, 및 두께가 각각 0.6±0.09mm, 0.3±0.09mm, 및 0.3±0.09mm인 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 유전체층의 두께(td)는 상기 인접하는 제1 내부전극 및 제2 내부전극 사이의 거리인 적층 세라믹 커패시터.
  9. 제7항에 있어서,
    상기 제1 및 제2 내부전극의 적층수는 200층 이상인 적층 세라믹 커패시터.
  10. 제7항에 있어서,
    상기 제2 내부전극은 상기 제1 내부전극을 기준으로 폭방향 좌측 및 우측으로 번갈아 오프셋되는 적층 세라믹 커패시터.
  11. 제7항에 있어서,
    상기 최소폭(t1)은 0.8㎛ 내지 5.8㎛의 범위를 가지는 적층 세라믹 커패시터.
  12. 삭제
  13. 제1 및 제2 측면을 가지는 적층 본체;
    상기 적층 본체 내부에 형성되며, 상기 제1 및 제2 측면으로 말단이 각각 노출되는 제1 및 제2 내부 전극을 포함하고,
    상기 적층 본체의 제1 방향에 실질적으로 수직인 단면에서, 유전체층을 사이에 두고 서로 인접한 제1 내부전극과 제2 내부전극의 상기 제1 방향과 실질적으로 수직인 제2 방향으로 오프셋된 오프셋부의 폭(t1)과 상기 서로 인접하는 제1 내부전극 및 제2 내부전극 사이의 거리 (td)의 비(t1/td)가 1 내지 10이고,
    상기 서로 인접하는 제1 내부전극 및 제2 내부전극 사이의 거리(td)는 0.65㎛ 이하이고,
    길이, 폭, 및 두께가 각각 0.6±0.09mm, 0.3±0.09mm, 및 0.3±0.09mm인 적층 세라믹 커패시터.
  14. 삭제
  15. 제13항에 있어서,
    상기 제1 및 제2 내부전극의 적층수는 200층 이상인 적층 세라믹 커패시터.
  16. 제13항에 있어서,
    상기 제2 내부전극은 상기 제1 내부전극을 기준으로 폭방향 좌측 및 우측으로 번갈아 오프셋되는 적층 세라믹 커패시터.
  17. 제13항에 있어서,
    상기 오프셋부의 폭(t1)은 0.8㎛ 내지 5.8㎛의 범위를 가지는 적층 세라믹 커패시터.
  18. 삭제
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