KR101548770B1 - 칩 타입 적층 커패시터 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 칩 타입 적층 커패시터는 그레인 평균 입경의 10배 이상이며 3㎛ 이하의 두께로 형성되는 유전체 층을 포함하는 세라믹 바디; 상기 세라믹 바디의 길이 방향의 양 단부면에 형성되는 제1 및 제2 외부 전극; 상기 제1 및 제2 외부 전극에서 상기 세라믹 바디의 길이 방향 내측의 L-W 평면 상으로 연장 형성되며, 서로 다른 길이를 가지는 제1 및 제2 밴드부; 및 상기 제1 및 제2 외부 전극에서 상기 세라믹 바디의 길이 방향 내측의 L-T 평면 상으로 연장 형성되며, 서로 다른 길이를 가지는 제3 및 제4 밴드부;를 포함할 수 있다.

Description

칩 타입 적층 커패시터{Chip type laminated capacitor}
본 발명은 소형화 및 고용량화를 구현함과 동시에 전원 인가 시 내부 전극 사이에 발생하는 어쿠스틱 노이즈를 저감하는 칩 타입 적층 커패시터에 관한 것이다.
전자 제품들이 소형화 및 다기능화 됨에 따라, 상기 전자 제품들에 내장되는 칩 타입 적층 커패시터도 소형화 및 고용량화되도록 요구된다.
칩 타입 적층 커패시터를 소형화 및 고용량화하기 위해서, 유전체 층을 형성하는 세라믹 재료로서 티탄산바륨과 같은 강유전율 재료를 이용할 필요성이 있다. 강유전율 재료로 제조된 유전체 층을 가진 칩 타입 적층 커패시터에 직류 및 교류 전압을 인가하는 경우에는 내부 전극 사이에서 압전 현상이 생기고 진동이 발생한다.
상기 진동은 유전체 층의 유전율이 높을 수록, 동일한 정전 용량을 기준으로 칩의 형상이 상대적으로 큰 경우에 현저해지는 경향이 있다. 상기 진동은 상기 칩 타입 적층 커패시터의 외부 전극에서 상기 칩 타입 적층 커패시터가 실장된 회로 기판으로 전달된다. 이 때, 상기 회로 기판이 진동하며 공명이 발생된다.
즉, 상기 회로 기판의 진동에 의해 발생되는 공명이 가청 주파수(20~20000Hz)영역에 포함되면, 그 진동음이 사람에게 불쾌감을 주는데 이와 같은 소리를 어쿠스틱 노이즈(acoustic noise)라고 한다.
하지만, 강유전체를 재료로 사용하는 적층 세라믹 커패시터의 압전 현상에 의한 진동음(acoustic noise)이 일부 전자장치에서 심각하게 문제되고 있다.
이러한 진동음은 적층 세라믹 커패시터가 실장되는 전자장치의 소음 발생의 원인이 되는 문제가 있다.
본 발명의 목적은 유전체 층의 유전율을 낮추고 두께가 현저히 감소된 경우에도 어쿠스틱 노이즈가 저감된 칩 타입 적층 커패시터를 제공하는 것이다.
본 발명의 일 실시예에 따른 칩 타입 적층 커패시터는 그레인 평균 입경의 10배 이상이며 3㎛ 이하의 두께로 형성되는 유전체 층을 포함하는 세라믹 바디; 상기 세라믹 바디의 길이 방향의 양 단부면에 형성되는 제1 및 제2 외부 전극; 상기 제1 및 제2 외부 전극에서 상기 세라믹 바디의 길이 방향 내측의 L-W 평면 상으로 연장 형성되며, 서로 다른 길이를 가지는 제1 및 제2 밴드부; 및 상기 제1 및 제2 외부 전극에서 상기 세라믹 바디의 길이 방향 내측의 L-T 평면 상으로 연장 형성되며, 서로 다른 길이를 가지는 제3 및 제4 밴드부;를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 상기 제1 및 제2 밴드부가 형성되는 상기 세라믹 바디의 일면과 적층 방향으로 대응하는 타면에는 제5 및 제6 밴드부가 형성되며, 상기 제3 및 제4 밴드부가 형성되는 상기 세라믹 바디의 일면과 폭 방향으로 대응하는 타면에는 제7 및 제8 밴드부가 형성되며, 이하의 조건 (1), (2), (3) 및 (4) 중 적어도 하나를 만족할 수 있다.
3%≤BWave1/L≤40% (1)
3%≤BWave2/L≤40% (2)
3%≤BWave3/L≤40%, 및 (3)
3%≤BWave4/L≤40% (4)
여기서, BWave1은 상기 제1 및 제2 밴드부의 길이의 평균값으로, BWave1=(A1+A2)/2,
BWave2는 상기 제3 및 제4 밴드부의 길이의 평균값으로, BWave2=(B11+B2)/2,
BWave3은 상기 제5 및 제6 밴드부의 길이의 평균값으로, BWave3=(C1+C2)/2 및
BWave4는 상기 제7 및 제8 밴드부의 길이의 평균값으로, BWave4=(D1+D2)/2 이며,
A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이임.
또한, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 상기 세라믹 바디의 일면에서의 상기 밴드부의 길이의 차이의 절대값과 상기 BWave1 내지 BWave4는 이하의 조건 (5) 내지 (8) 중 적어도 하나의 조건을 만족할 수 있다.
5%≤│A1-A2│/BWave1≤20%, (5)
5%≤│B1-B2│/BWave2≤20%, (6)
5%≤│C1-C2│/BWave3≤20%, 및 (7)
5%≤│D1-D2│/BWave4≤20% (8)
여기서, A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이이며, C1≠C2, D1≠D2임.
다른 측면에서, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터는 육면체 형상의 세라믹 바디의 길이 방향 양 단부에 형성되는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극에서 상기 길이 방향 내측으로 연장되며, L-W 평면 상의 제1 면과 제3 면 및 L-T 평면상의 제2 면과 제4 면에서 각각 대향하도록 형성되는 제1 내지 제8 밴드부;를 포함하며, 상기 제1 면 내지 제4 면 중 적어도 일면 상에 형성되는 밴드부의 길이는 서로다르며, 상기 제1 면 내지 제4면 중 적어도 일면과 동일 극성으로 연속하는 다른 일면의 밴드부의 길이는 서로 다를 수 있다.
또한, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 상기 제1 면의 제1 밴드부와 상기 제2 면의 제3 밴드부의 길이가 서로 다를 수 있다.
또한, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 상기 제1 면 내지 제4 면 중 동일 극성으로 대향하는 면의 밴드부의 길이는 동일하거나 서로 다들 수 있다.
또한, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 상기 제1 면 내지 제4 면 중 적어도 하나는 동일 한 면의 서로 대향하는 밴드부의 높이가 차이가 있을 수 있다.
또한, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터는 유전체 층을 포함하며, 상기 유전체 층은 3㎛ 이하의 두께를 가지며, 상기 유전체 층 내의 그레인의 평균 입경의 10배 이상일 수 있다.
또한, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 상기 제1 내지 제8 밴드부는 이하의 조건 (1), (2), (3) 및 (4) 중 적어도 하나를 만족할 수 있다.
3%≤BWave1/L≤40% (1)
3%≤BWave2/L≤40% (2)
3%≤BWave3/L≤40%, 및 (3)
3%≤BWave4/L≤40% (4)
여기서, BWave1은 상기 제1 및 제2 밴드부의 길이의 평균값으로, BWave1=(A1+A2)/2, BWave2는 상기 제3 및 제4 밴드부의 길이의 평균값으로, BWave2=(B11+B2)/2, BWave3은 상기 제5 및 제6 밴드부의 길이의 평균값으로, BWave3=(C1+C2)/2 및 BWave4는 상기 제7 및 제8 밴드부의 길이의 평균값으로, BWave4=(D1+D2)/2이며,
A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이임.
또한, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 상기 세라믹 바디의 일면에서의 상기 밴드부의 길이의 차이의 절대값과 상기 BWave1 내지 BWave4는 이하의 조건 (5) 내지 (8) 중 적어도 하나의 조건을 만족할 수 있다.
5%≤│A1-A2│/BWave1≤20%, (5)
5%≤│B1-B2│/BWave2≤20%, (6)
5%≤│C1-C2│/BWave3≤20%, 및 (7)
5%≤│D1-D2│/BWave4≤20% (8)
여기서, A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이이며, C1≠C2, D1≠D2임.
또 다른 측면에서, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터는 3㎛ 이하의 두께를 갖는 유전체층을 사이에 두고 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 세라믹 바디의 길이 방향의 양 단부에 형성되며, 상기 제1 및 제2 내부 전극에 각각 연결되는 제1 및 제2 외부 전극;을 포함하고, 상기 제1 및 제2 내부 전극 사이에서 배치되는 그레인의 수는 유전체층의 두께 방향으로 10개 이상이며, 상기 세라믹 바디의 상기 길이 방향 양 단부에서 길이 방향 내측으로 연장되며, L-W 평면 상의 제1 면과 제3 면 및 L-T 평면상의 제2 면과 제4 면에서 각각 대향하도록 형성되는 제1 내지 제8 밴드부;를 포함하며, 상기 제1 면 내지 제4 면 중 적어도 일면 상에 형성되는 밴드부의 길이는 서로 다르며, 이하의 조건 (1), (2), (3) 및 (4) 중 적어도 하나를 만족할 수 있다.
3%≤BWave1/L≤40% (1)
3%≤BWave2/L≤40% (2)
3%≤BWave3/L≤40%, 및 (3)
3%≤BWave4/L≤40% (4)
여기서, BWave1은 상기 제1 및 제2 밴드부의 길이의 평균값으로, BWave1=(A1+A2)/2, BWave2는 상기 제3 및 제4 밴드부의 길이의 평균값으로, BWave2=(B11+B2)/2, BWave3은 상기 제5 및 제6 밴드부의 길이의 평균값으로, BWave3=(C1+C2)/2 및 BWave4는 상기 제7 및 제8 밴드부의 길이의 평균값으로, BWave4=(D1+D2)/2이며,
A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이이다.
또한, 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 상기 세라믹 바디의 일면에서의 상기 밴드부의 길이의 차이의 절대값과 상기 BWave1 내지 BWave4는 이하의 조건 (5) 내지 (8) 중 적어도 하나의 조건을 만족할 수 있다.
5%≤│A1-A2│/BWave1≤20%, (5)
5%≤│B1-B2│/BWave2≤20%, (6)
5%≤│C1-C2│/BWave3≤20%, 및 (7)
5%≤│D1-D2│/BWave4≤20% (8)
여기서, A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이이며, C1≠C2, D1≠D2임.
본 발명의 일 실시예에 따른 칩 타입 적층 커패시터 및 그 실장 회로 기판에 의하면, 유전체 두께가 3㎛ 이하의 소형 고용량의 칩 타입 적층 커패시터에서도 어쿠스틱 노이즈가 현저하게 감소된다.
도 1은 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 개략 부분 절개 사시도.
도 2는 도 1의 Ⅱ-Ⅱ' 라인의 절단면을 도시한 개략도.
도 3의 (a) 내지 (d)는 도 1의 칩 타입 적층 커패시터의 외부면에 형성되는 외부 전극의 밴드부 길이의 크기를 도시한 개략 평면도.
도 4의 (a) 및 (b)는 도 1의 A, B 부분을 확대하여 도시한 개략 사시도.
도 5는 외부 전극의 밴드부의 모습을 확대하여 도시한 개략 단면도.
도 6은 도 11은 본 발명의 밴드부의 길이를 측정하기 위해 도시한 개략 단면도.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
칩 타입 적층 세라믹 커패시터
도 1은 본 발명의 일 실시예에 따른 칩 타입 적층 커패시터의 개략 부분 절개 사시도이며, 도 2는 도 1의 Ⅱ-Ⅱ' 라인의 절단면을 도시한 개략도이며, 도 3의 (a) 내지 (d)는 도 1의 칩 타입 적층 커패시터의 외부면에 형성되는 외부 전극의 밴드부 길이의 크기를 도시한 개략 평면도이다.
도 1 내지 도 3을 참조하면, 칩 타입 적층 커패시터(10)는 세라믹 바디(12), 제1 및 제2 외부 전극(14, 16) 및 밴드부(142, 144, 146, 148, 162, 164, 166, 168)를 포함할 수 있다.
상기 세라믹 바디(12)는 세라믹 그린시트 상에 내부 전극(20)을 형성하도록 도전성 페이스트를 도포하고, 상기 내부 전극(20)이 형성된 세라믹 그린시트를 적층한 후 소성하여 제조될 수 있다. 상기 세라믹 바디(12)는 다수의 유전체 층(40)과 내부 전극(20)이 반복적으로 적층하여 형성될 수 있다.
상기 세라믹 바디(12)는 육면체 형상으로 이루어질 수 있다. 칩 소성 시 세라믹 분말의 소성 수축으로 인하여, 세라믹 바디(12)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
본 발명의 실시예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체 층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1의 실시예는 길이 방향이 폭이나 두께 방향보다 큰 직육면체 형상을 가진 칩 타입 적층 커패시터(10)이다.
상기 유전체 층(40)을 이루는 재료로서, 고용량화를 위해 고유전율을 갖는 세라믹 분말을 사용할 수 있다. 상기 세라믹 분말은 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있으며, 이에 제한 되는 것은 아니다.
또한, 평균 입경이 작은 강유전체 세라믹 분말을 이용하여 소성 후 그레인 크기를 작게 하면 강유전체의 유전율을 저감할 수 있다. 본 발명은 유전체 층(40)의 유전율에 의해 제한되는 것은 아니다.
본 실시예에서 유전체 층(40)은 3㎛ 이하의 두께(td)를 가지고, 상기 유전체 층(40)를 이루는 세라믹 그레인(42)의 평균 입경은 0.3㎛ 이하일 수 있다. 즉, 소성된 칩 타입 적층 커패시터(10)의 하나의 유전체 층(40)에 포함되는 그레인(42)의 평균 입경의 10배 이상일 수 있다.
여기서 유전체 층(40)의 두께(td)는 내부 전극(20) 사이에 배치되는 하나의 유전체 층(40)의 평균 두께를 의미할 수 있다.
상기 유전체 층(40)의 두께는 도 2와 같이 세라믹 바디(12)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 이미지를 스캔하여 측정할 수 있다. 예를 들어, 도 2와 같이 상기 세라믹 바디(12)의 폭 방향(W)의 중심부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체 층(40)에 대해서, 길이 방향으로 등 간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등 간격인 30개의 지점은 제1 및 제2 내부 전극(22, 24)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다. 또한, 이러한 평균값 측정을 10개 이상의 유전체 층(40)으로 확장하여 평균값을 측정하면 유전체층의 두께를 더욱 일반화할 수 있다.
또한, 상기 유전체 층(40)의 두께는 길이 방향(L)의 중심부에서 폭 및 두께 방향(W-T) 단면을 주사전자현미경으로 스캔한 이미지에서도 측정할 수 있다.
여기서, 세라믹 바디(12)의 폭 방향(W) 또는 길이 방향(L)의 중심부는 상기 세라믹 바디(12)의 폭 방향(W) 또는 길이 방향(L)의 센터 지점에서 적층 본체의 폭 또는 길이의 30% 범위 내의 지점으로 규정할 수 있다.
한편, 상기 유전체 층(40)의 그레인(42)의 평균 사이즈는 주사전자현미경(SEM)로 추출된 유전체층의 단면 사진을 분석하여 측정할 수 있다. 예를 들어, ASTM(American Society for Testing and Materials) E112에서 규정하는 그레인의 평균 사이즈 표준 측정 방법을 지원하는 그레인 사이즈 측정 소프트웨어를 이용하여 유전체 층(40)의 그레인(42)의 평균 사이즈를 측정할 수 있다.
본 발명의 일 실시예의 경우는 그레인(42)의 평균 사이즈를 줄임으로써, 세라믹 유전율을 저감시킬 수 있다. 그리고, 유전체 층(40)의 두께를 3㎛ 이하로 설정함으로써, 동일한 칩 사이즈에 유전체 층(40)을 많이 적층할 수 있다. 따라서, 소형화된 칩에서의 고용량화가 가능하게 된다.
상기 내부 전극(20)은 제1 내부 전극(22)과 제2 내부 전극(24)을 포함할 수 있으며, 상기 제1 및 제2 내부 전극(22, 24)은 각각 제1 및 제2 외부 전극(14, 16)으로 전기적으로 연결될 수 있다.
한편, 어쿠스틱 노이즈 감소를 위해 유전체 층(40)의 두께(td)를 감소함과 동시에 유전체 층(40) 내의 그레인(42)의 평균 사이즈를 감소하여 저 유전율화할 수 있다.
이와 같이, 유전체 층(40)의 두께(td)와 그레인의 평균 사이즈를 줄여서 적층 세라믹 커패시터(10)를 저 유전율화 하는 경우, 어쿠스틱 노이즈가 저감된다.
그러나, 상기 세라믹 바디(12) 내에서, 제1 및 제2 내부 전극(20, 22) 사이의 거리 즉, 유전체 층(40)의 두께를 3㎛ 이하로 제조하고, 상기 유전체 층(40) 내에 그레인 수가 10개 이상으로 제조된 적층 세라믹 커패시터(10)에서는 어쿠스틱 노이즈의 저감효과가 현저히 줄어들었다.
이는 아래의 표 1로부터 더욱 명확하게 알 수 있다.
NO. 유전체의 두께
(td, ㎛)		 그레인 사이즈
(Dc, ㎛)		 td/Dc 진동음
(dB)
1
4.3		 0.68 6.3 43.7
2 0.58 7.4 43.1
3 0.43 10.0 36.3
4 0.26 16.5 33.1
5
2.8
 0.59 4.7 43.2
6 0.45 6.2 42.1
7 0.26 10.8 41.0
8 0.16 17.5 40.5
9
1.9

 0.60 3.2 43.6
10 0.44 4.5 42.6
11 0.25 7.6 41.7
12 0.16 11.9 40.8
여기서, 실험 대상이 된 시료들은 하기와 같이 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 여러 실험 조건에 필요한 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성한다.
다음으로, 스크린을 이용하여 상기 그린 시트 상에 니켈 내부 전극용 도전성 페이스트로 내부 전극을 형성한 후 370층을 적층하고 커버층 두께를 10~100㎛로 달리하면서 세라믹 적층체를 만들었다.
상기 세라믹 적층체를 85℃에서 1000kgf/cm2 압력조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다. 이후, 1200℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 칩 크기는 3.2mm×1.6mm×1.6mm(L×W×T)이고, 유전체 층의 두께(td)와 그레인 사이즈(Dc)는 상기 표 1과 같다.
표 1을 참조하면, 시료 1-4와 같이 유전체 두께가 4.3㎛의 조건에서 그레인 사이즈를 줄여서 저유전율화 하는 경우는, 진동음의 크기가 현저히 줄어드는 것을 알 수 있다. 그러나, 시료 5-12와 같이 유전체 두께가 약 3㎛ 이하의 조건에서 그레인 사이즈를 줄여서 저유전율화 하는 경우에는, td/Dc 즉, 유전체 두께에 대한 그레인 사이즈의 비가 1/10 이하의 경우에도 진동음의 감소효과가 미미함을 알 수 있다.
따라서, 유전체 두께가 박형화된 경우에는 그레인 사이즈 감소 외 별도의 조건을 부가하여야 진동음의 감소효과를 더 크게 할 수 있음을 알 수 있다.
본 발명의 일 실시 형태에 의하면, 도 3과 같이 상기 세라믹 바디(12)의 길이 방향의 양 단부에 형성되는 제1 및 제2 외부 전극(14, 16)은 제1 내지 제8 밴드부를 포함할 수 있다.
상기 제1 및 제2 외부 전극(14, 16)은 직육면체 형상의 세라믹 바디(12)의 길이 방향 양 단부에 형성될 수 있다. 상기 제1 및 제2 외부 전극(14, 16)은 다른 극성을 가지며, 상기 유전체 층(42)을 사이에 두고 대향하는 제1 내부 전극(22)과 제2 내부 전극(24)에 전기적으로 연결될 수 있다.
도 3을 참조하면, 상기 제1 면(126)에 형성되는 제1 밴드부(142)와 제2 밴드부(162), 상기 제2 면(125)에 형성되는 제3 밴드부(144)와 제4 밴드부(164), 상기 제3 면(128)에 형성되는 제5 밴드부(146) 및 제6 밴드부(166) 및 상기 제4면(127)에 형성되는 제7 밴드부(148) 및 제8 밴드부(168)가 규정된다.
상기 제1 내지 제8 밴드부(142, 144, 146, 148, 162, 164, 166, 168)는 상기 제1 및 제2 외부 전극(14, 16)에서 상기 길이 방향(L) 내측으로 연장되며, L-W 평면 상의 제1 면(126)과 제3 면(128) 및 L-T 평면상의 제2 면(125)과 제4 면(127)에서 각각 대향하도록 형성될 수 있다. 여기서, 상기 제1 면(126)과 제3 면(128)은 적층 방향으로 상호 대응하며, 상기 제2 면(125)와 제4 면(127)은 폭 방향으로 상호 대응한다.
그리고, 상기 제1 면 내지 제4 면(126, 125, 127, 128) 중 적어도 일면(126) 상에 형성되는 밴드부(142, 162)의 길이는 서로 다를 수 있다.
또한, 상기 제1 면 내지 제4면(126, 125, 127, 128) 중 적어도 일면(126)과 동일 극성으로 연속하는 다른 일면(125)의 밴드부(142, 144)의 길이는 서로 다를 수 있다.
여기서, 도 6을 참조하여, 상기 밴드부(142, 162)의 길이(A1, A2)의 측정방법에 대해서 설명하기로 한다.
도 6은 도 2와 같이 상기 세라믹 바디(12)의 폭 방향(W)의 중심부에서 절단한 길이 및 두께 방향(L-T) 단면을 개략적으로 도시한 단면도이다.
상기 세라믹 바디(12)의 L-T 방향 단면을 참조하면, 제1 외부 전극(14)의 제1 밴드부(142)의 길이(A1)는 상기 세라믹 바디(12)의 두께 방향의 상하 단부면(126, 128)의 두께 방향의 중심점(Cp1, Cp2)을 연장한 중심선(C)에서 두께 방향으로 수직하게 연장한 가상선(xx')에서 상기 제1 밴드부(142)까지의 거리로 규정될 수 있다.
또한, 상기 제2 밴드부(162)도 중심선(C)에서 두께 방향으로 수직하게 연장한 가상선(yy')에서 상기 제2 밴드부(162)까지의 거리로 규정될 수 있다.
여기서, 상기 제1 밴드부(142) 및 제2 밴드부(162)까지의 거리는 상기 제1 및 제2 밴드부(142, 162)의 상기 세라믹 바디(12)에 형성되는 길이 방향 최 내측 지점을 의미한다.
또한, 상기 제1 밴드부(142) 및 제2 밴드부(162) 외의 다른 밴드부들(144, 146, 148, 164, 166)의 길이도 상기의 방법과 유사하게 측정할 수 있다.
이와 같은 측정법은 소성에 의하여 상기 세라믹 바디(12)의 육면체 외형에서 각각의 변이 정확한 직선형태를 가지기 어렵기 때문에 필요한 것이다.
본 발명의 실시예에서는 소형화 및 고용량화를 구현하면서 어쿠스틱 노이즈를 감소하기 위해서, 칩 타입 적층 세라믹 커패시터(10)의 상기 제1 내지 제8 밴드부는 이하의 조건 (1), (2), (3) 및 (4) 중 적어도 하나를 만족할 수 있다.
3%≤BWave1/L≤40% (1)
3%≤BWave2/L≤40% (2)
3%≤BWave3/L≤40%, 및 (3)
3%≤BWave4/L≤40% (4)
여기서, BWave1은 상기 제1 및 제2 밴드부의 길이의 평균값으로, BWave1=(A1+A2)/2이며, BWave2는 상기 제3 및 제4 밴드부의 길이의 평균값으로, BWave2=(B11+B2)/2일 수 있다. 그리고, BWave3은 상기 제5 및 제6 밴드부의 길이의 평균값으로, BWave3=(C1+C2)/2이며, BWave4는 상기 제7 및 제8 밴드부의 길이의 평균값으로, BWave4=(D1+D2)/2 일 수 있다.
또한, 여기서, A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이이다.
BWave1/L, BWave2/L, BWave3/L 및 BWave4/L 각각이 3% 미만인 경우는 회로 기판에 칩 타입 적층 세라믹 커패시터(10)이 고착되는 강도가 저하되어 실장 불량이 발생할 수 있으며, 40%를 초과하는 경우에는 실장시 양 단자가 쇼트되어 실장 불량이 발생할 수 있다.
또한, 본 발명의 일 실시예에서의 상기 세라믹 바디(12)의 일면에서의 상기 밴드부의 길이의 차이의 절대값과 상기 BWave1 내지 BWave4는 이하의 조건 (5) 내지 (8) 중 적어도 하나의 조건을 만족할 수 있다.
5%≤│A1-A2│/BWave1≤20%, (5)
5%≤│B1-B2│/BWave2≤20%, (6)
5%≤│C1-C2│/BWave3≤20%, 및 (7)
5%≤│D1-D2│/BWave4≤20% (8)
여기서, A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이이며, C1≠C2, D1≠D2일 수 있다.
상기 세라믹 바디(12)의 일면에서의 상기 밴드부의 길이의 차이의 절대값과 상기 BWave1 내지 BWave4와의 관계에 관한 상기 식 (5) 내지 (8)은 밴드폭부의 비대칭율로 규정할 수 있다.
각각의 밴드폭부의 비대칭율이 증가하면 증가할 수록 힘의 뷸균형에 의해 기판으로의 진동전달이 감소하여 진동음이 현저히 감소할 수 있다.
상기 각각의 밴드폭부의 비대칭율 중 적어도 하나가 5% 미만인 경우는 진동음이 매우 높으며, 20%를 초과하는 경우는 회로 기판에서 칩이 기립하는 툼스톤(Tombstone) 실장불량이 발생한다.
이하에서는 본 발명의 실시예와 비교예의 실험 데이터를 참조하여 본 발명의 실시예를 보다 구체적으로 설명하기로 한다.
실험예
본 발명의 실시예와 비교예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 3.9㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 마진이 비대칭인 패턴들이 형성되도록 하는 스크린을 이용하여 상기 세라믹 그린 시트 상에 니켈 내부 전극용 도전성 페이스트를 도포하여 내부전극을 형성한다.
상기 세라믹 그린 시트를 370층 적층하고, 이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다. 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다.
이후, 1200℃에서 내부전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 유전체층의 두께는 2.7㎛이고, 소성 후 유전체 층의 그레인의 평균 사이즈는 0.27㎛ 이었으며 소성 후 칩사이즈는 3.2mm×1.6mm×1.6mm(L×W×T) 이었다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
여기서, 상기 적층 세라믹 커패시터의 시료들은 외부 전극의 밴드부의 비대칭 비율에 따라 다양하게 제작되었다.
아래의 표 2 및 3은 외부 전극의 밴드부의 비대칭 비율에 따른 진동음, 실장 불량율을 비교한 표이다. 진동음은 정격전압의 1/2에 해당하는 DC전압에 3Vpp의 펄스파를 인가하여 무향실에서 소음을 직접 측정하였다. 그리고, 실장 불량율은 100개 샘플에 대해서 실장 테스트를 실시하여 외관이상유무, 고착강도, 전기적 특성 등을 고려하여 이상유무를 판단하여 불량율로 나타내었다.
No. A1
(㎛)		 A2
(㎛)		 B1
(㎛)		 B2
(㎛)		 C1
(㎛)		 C2
(㎛)		 D1
(㎛)		 D2
(㎛)		 X1
(%)		 X2
(%)		 X3
(%)		 X4
(%)		 진동음 (dB) 실장불량
(%)
1* 57 52 56 52 58 54 55 51 1.7% 1.7% 1.7% 1.6% 40.1 38
2 101 93 99 91 103 95 101 92 3.0% 2.9% 3.1% 3.0% 36.2 0
3 374 342 362 333 384 355 361 335 11.1% 10.8% 11.4% 10.8% 34.4 0
4 775 709 759 700 791 728 762 703 23.0% 22.6% 23.5% 22.7% 33.5 0
5 1349 1236 1343 1232 1355 1249 1345 1231 40.0% 39.9% 40.3% 39.9% 32.2 0
6* 1532 1408 1528 1398 1546 1422 1530 1400 45.5% 45.3% 45.9% 45.4% 32.4 52
*: 비교예, A1 내지 D2는 제1 내지 제8 밴드부의 길이, X1는 BWave1/L, X2는 BWave2/L, X3은 BWave3/L, X3은 BWave4/L임. BWave는 밴드폭부의 평균값을 나타내는 함수임. L은 외부 전극을 제외한 세라믹 바디의 길이 방향 양단부 사이의 거리임.
시료 1 및 6은 비교예이며, 시료 2 내지 5는 실시예이다.
본 발명의 실시예에 해당하는 시료 2 내지 5는 밴드부의 비대칭율 X1 내지 X4 중 적어도 하나가 3% 내지 40%의 범위를 만족하면, 진동음이 36dB 이하의 낮은 진동음을 발생할 뿐만 아니라, 회로 기판 상에서 실장 불량이 완전히 없게 됨을 알 수 있다.
밴드부의 비대칭율 X1 내지 X4가 3% 미만인 시료 1의 경우는 진동음이 40dB 이상으로 커지는 문제가 있으며, 40%를 초과하는 시료 6의 경우는 진동음 감소에는 효과적이나 실장 불량율이 현저하게 발생하게 된다.
결과적으로, 본 발명의 실시예는 비교예에 비해 진동음을 현저히 감소시킬 뿐만 아니라 실장 불량률의 위험을 줄일 수 있다.
No. A1
(㎛)		 A2
(㎛)		 B1
(㎛)		 B2
(㎛)		 C1
(㎛)		 C2
(㎛)		 D1
(㎛)		 D2
(㎛)		 Y1
(㎛)		 Y2
(㎛)		 Y3
(㎛)		 Y4
(㎛)		 진동음
(dB)		 실장불량
(%)
1* 566 562 558 555 569 563 556 553 0.7 0.5 1.1 0.5 41.1 0
2* 573 557 564 551 572 559 566 550 2.8 2.3 2.3 2.9 40.6 0
3 579 551 570 543 575 548 568 540 5.0 4.9 4.8 5.1 34.7 0
4 595 539 588 535 594 538 584 532 9.9 9.4 9.9 9.3 33.8 0
5 611 529 608 520 612 529 610 518 14.4 15.6 14.5 16.3 33.0 0
6 626 512 621 507 628 513 622 510 20.0 20.2 20.2 19.8 32.5 0
7* 645 502 641 498 640 504 648 495 24.9 25.1 23.8 26.8 31.9 10
8* 680 471 676 466 677 474 672 464 36.3 36.8 35.3 36.6 31.1 35
*: 비교예, A1 내지 D2는 제1 내지 제8 밴드부의 길이, Y1은 │A1-A2│/BWave1, Y2는 │B1-B2│/BWave2, Y3은 │C1-C2│/BWave3, Y4는 │D1-D2│/BWave1이며, BWave는 밴드폭부의 평균값을 나타내는 함수임.
시료 1,2, 7 및 8은 비교예이며, 시료 3 내지 6은 실시예이다.
본 발명의 실시예에 해당하는 시료 3 내지 6는 밴드부의 비대칭율을 밴드부의 길이의 차에 대한 절대값과 밴드폭부의 평균과의 관계로 나타낸 Y1 내지 Y4 중 적어도 하나가 5% 내지 20%의 범위를 만족하면, 진동음이 35dB 이하의 낮은 진동음을 발생할 뿐만 아니라, 회로 기판 상에서 실장 뷸량이 완전히 없게 됨을 알 수 있다.
밴드부의 비대칭율 Y1 내지 Y4가 5% 미만인 시료 1, 2의 경우는 진동음이 40dB 이상으로 커지는 문제가 있으며, 20%를 초과하는 시료 7, 8의 경우는 진동음 감소에는 효과적이나 툼스톤(Tombstone) 실장 불량율이 현저하게 발생하게 된다.
결과적으로, 본 발명의 실시예는 비교예에 비해 진동음을 현저히 감소시킬 뿐만 아니라 실장 불량률의 위험을 줄일 수 있다.
변형예
도 4의 (a) 및 (b)는 도 1의 A, B 부분을 확대하여 도시한 개략 사시도이며, 도 5는 외부 전극의 밴드부의 모습을 확대하여 도시한 개략 단면도이다.
도 4 및 도 5의 실시예는 외부 전극의 밴드부(142, 162)의 길이의 차이 이외에 밴드부(142, 142)의 높이의 차이를 설정하였다.
이와 같이 밴드부(142, 162)의 높이는 밴드부(142, 162)가 세라믹 바디(12)의 일면(126)에서 외부 전극의 밴드부가 가장 높게 형성되는 부분(hmax1, hmax2)을 일면과 수평하게 연장한 가상선과 일면(126)의 수평선 사이의 거리를 측정하여 정할 수 있다.
상기 밴드부(142, 162)의 높이의 불균형율 또한 진동음을 감소시킬 수 있을 뿐만 아니라, 밴드부(142, 162)의 길이의 불균형율에 따른 진동음의 감소를 보완할 수 있다.
10: 칩 타입 적층 커패시터 14, 16: 제1 및 제2 외부 전극
20: 내부 전극 40: 유전체 층
42: 그레인

Claims (12)

  1. 그레인 평균 입경의 10배 이상이며 3㎛ 이하의 두께로 형성되는 유전체 층을 포함하는 세라믹 바디;
    상기 세라믹 바디의 길이 방향의 양 단부면에 형성되는 제1 및 제2 외부 전극;
    상기 제1 및 제2 외부 전극에서 상기 세라믹 바디의 길이 방향 내측의 L-W 평면 상으로 연장 형성되며, 서로 다른 길이를 가지는 제1 및 제2 밴드부; 및
    상기 제1 및 제2 외부 전극에서 상기 세라믹 바디의 길이 방향 내측의 L-T 평면 상으로 연장 형성되며, 서로 다른 길이를 가지는 제3 및 제4 밴드부;를 포함하고,
    상기 제1 및 제2 밴드부가 형성되는 상기 세라믹 바디의 일면과 적층 방향으로 대응하는 타면에는 제5 및 제6 밴드부가 형성되며,
    상기 제3 및 제4 밴드부가 형성되는 상기 세라믹 바디의 일면과 폭 방향으로 대응하는 타면에는 제7 및 제8 밴드부가 형성되며,
    이하의 조건 (1), (2), (3) 및 (4) 중 적어도 하나를 만족하는 칩 타입 적층 커패시터.
    3%≤BWave1/L≤40% (1)
    3%≤BWave2/L≤40% (2)
    3%≤BWave3/L≤40%, 및 (3)
    3%≤BWave4/L≤40% (4)
    여기서, BWave1은 상기 제1 및 제2 밴드부의 길이(A1, A2)의 평균값으로, BWave1=(A1+A2)/2,
    BWave2는 상기 제3 및 제4 밴드부의 길이(B1, B2)의 평균값으로, BWave2=(B11+B2)/2,
    BWave3은 상기 제5 및 제6 밴드부의 길이(C1, C2)의 평균값으로, BWave3=(C1+C2)/2, 및
    BWave4는 상기 제7 및 제8 밴드부의 길이(D1, D2)의 평균값으로, BWave4=(D1+D2)/2이며,
    여기서, A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이임.
  2. 삭제
  3. 제1항에 있어서,
    상기 세라믹 바디의 일면에서의 상기 밴드부의 길이의 차이의 절대값과 상기 BWave1 내지 BWave4는 이하의 조건 (5) 내지 (8) 중 적어도 하나의 조건을 만족하는 칩 타입 적층 커패시터.
    5%≤│A1-A2│/BWave1≤20%, (5)
    5%≤│B1-B2│/BWave2≤20%, (6)
    5%≤│C1-C2│/BWave3≤20%, 및 (7)
    5%≤│D1-D2│/BWave4≤20% (8)
    여기서, A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이이며, C1≠C2, D1≠D2임.
  4. 육면체 형상의 세라믹 바디의 길이 방향 양 단부에 형성되는 제1 및 제2 외부 전극; 및
    상기 제1 및 제2 외부 전극에서 상기 길이 방향 내측으로 연장되며, L-W 평면 상의 제1 면과 제3 면 및 L-T 평면상의 제2 면과 제4 면에서 각각 대향하도록 형성되는 제1 내지 제8 밴드부;를 포함하며,
    상기 제1 면 내지 제4 면 중 적어도 일면 상에 형성되는 밴드부의 길이는 서로 다르며,
    상기 제1 면 내지 제4면 중 적어도 일면과 동일 극성으로 연속하는 다른 일면의 밴드부의 길이는 서로 다른 칩 타입의 적층 커패시터.
  5. 제4항에 있어서,
    상기 제1 면의 제1 밴드부와 상기 제2 면의 제3 밴드부의 길이가 서로 다른 칩 타입의 적층 커패시터.
  6. 제4항에 있어서,
    상기 제1 면 내지 제4 면 중 동일 극성으로 대향하는 면의 밴드부의 길이는 동일하거나 서로 다른 칩 타입의 적층 커패시터.
  7. 제4항에 있어서,
    상기 제1 면 내지 제4 면 중 적어도 하나는 동일 한 면의 서로 대향하는 밴드부의 높이가 차이가 있는 칩 타입의 적층 커패시터.
  8. 제4항에 있어서,
    상기 세라믹 바디는 유전체 층을 포함하며,
    상기 유전체 층은 3㎛ 이하의 두께를 가지며, 상기 유전체 층 내의 그레인의 평균 입경의 10배 이상인 칩 타입 적층 커패시터.
  9. 제4항에 있어서,
    상기 제1 내지 제8 밴드부는 이하의 조건 (1), (2), (3) 및 (4) 중 적어도 하나를 만족하는 칩 타입 적층 커패시터.
    3%≤BWave1/L≤40% (1)
    3%≤BWave2/L≤40% (2)
    3%≤BWave3/L≤40%, 및 (3)
    3%≤BWave4/L≤40% (4)

    여기서, BWave1은 상기 제1 및 제2 밴드부의 길이의 평균값으로, BWave1=(A1+A2)/2,
    BWave2는 상기 제3 및 제4 밴드부의 길이의 평균값으로, BWave2=(B11+B2)/2,
    BWave3은 상기 제5 및 제6 밴드부의 길이의 평균값으로, BWave3=(C1+C2)/2 및
    BWave4는 상기 제7 및 제8 밴드부의 길이의 평균값으로, BWave4=(D1+D2)/2이며,
    여기서, A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이임.
  10. 제9항에 있어서,
    상기 세라믹 바디의 일면에서의 상기 밴드부의 길이의 차이의 절대값과 상기 BWave1 내지 BWave4는 이하의 조건 (5) 내지 (8) 중 적어도 하나의 조건을 만족하는 칩 타입 적층 커패시터.
    5%≤│A1-A2│/BWave1≤20%, (5)
    5%≤│B1-B2│/BWave2≤20%, (6)
    5%≤│C1-C2│/BWave3≤20%, 및 (7)
    5%≤│D1-D2│/BWave4≤20% (8)
    여기서, A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이이며, C1≠C2, D1≠D2임.
  11. 3㎛ 이하의 두께를 갖는 유전체층을 사이에 두고 배치되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디;
    상기 세라믹 바디의 길이 방향의 양 단부에 형성되며, 상기 제1 및 제2 내부 전극에 각각 연결되는 제1 및 제2 외부 전극;을 포함하고,
    상기 제1 및 제2 내부 전극 사이에서 배치되는 그레인의 수는 유전체층의 두께 방향으로 10개 이상이며,
    상기 세라믹 바디의 상기 길이 방향 양 단부에서 길이 방향 내측으로 연장되며, L-W 평면 상의 제1 면과 제3 면 및 L-T 평면상의 제2 면과 제4 면에서 각각 대향하도록 형성되는 제1 내지 제8 밴드부;를 포함하며,
    상기 제1 면 내지 제4 면 중 적어도 일면 상에 형성되는 밴드부의 길이는 서로다르며,
    이하의 조건 (1), (2), (3) 및 (4) 중 적어도 하나를 만족하는 칩 타입 적층 커패시터.
    3%≤BWave1/L≤40% (1)
    3%≤BWave2/L≤40% (2)
    3%≤BWave3/L≤40%, 및 (3)
    3%≤BWave4/L≤40% (4)

    여기서, BWave1은 상기 제1 및 제2 밴드부의 길이의 평균값으로, BWave1=(A1+A2)/2,
    BWave2는 상기 제3 및 제4 밴드부의 길이의 평균값으로, BWave2=(B11+B2)/2,
    BWave3은 상기 제5 및 제6 밴드부의 길이의 평균값으로, BWave3=(C1+C2)/2 및
    BWave4는 상기 제7 및 제8 밴드부의 길이의 평균값으로, BWave4=(D1+D2)/2 임
  12. 제11항에 있어서,
    상기 세라믹 바디의 일면에서의 상기 밴드부의 길이의 차이의 절대값과 상기 BWave1 내지 BWave4는 이하의 조건 (5) 내지 (8) 중 적어도 하나의 조건을 만족하는 칩 타입 적층 커패시터.
    5%≤│A1-A2│/BWave1≤20%, (5)
    5%≤│B1-B2│/BWave2≤20%, (6)
    5%≤│C1-C2│/BWave3≤20%, 및 (7)
    5%≤│D1-D2│/BWave4≤20% (8)
    여기서, A1은 제1 밴드부의 길이, A2는 제2 밴드부의 길이, B1은 제3 밴드부의 길이, B2는 제2 밴드부의 길이, C1은 제5 밴드부의 길이, C2는 제6 밴드부의 길이, D1은 제7 밴드부의 길이, 및 D2는 제8 밴드부의 길이이며, C1≠C2, D1≠D2임.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101548770B1 (ko) * 2011-06-23 2015-09-01 삼성전기주식회사 칩 타입 적층 커패시터
KR101882998B1 (ko) * 2011-11-25 2018-07-30 삼성전기주식회사 적층 세라믹 전자부품
TWI460753B (zh) * 2012-05-24 2014-11-11 Murata Manufacturing Co Laminated ceramic electronic parts
KR101462767B1 (ko) * 2013-03-14 2014-11-20 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
JP5689143B2 (ja) * 2013-03-19 2015-03-25 太陽誘電株式会社 低背型積層セラミックコンデンサ
JP2014203862A (ja) * 2013-04-02 2014-10-27 パナソニック株式会社 セラミック電子部品およびその製造方法
KR101496816B1 (ko) * 2013-04-26 2015-02-27 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR101514515B1 (ko) * 2013-05-06 2015-04-22 삼성전기주식회사 적층 세라믹 전자부품 및 그 실장 기판
JP2015026837A (ja) * 2013-10-30 2015-02-05 株式会社村田製作所 積層セラミック電子部品の製造方法及び積層セラミック電子部品
KR20180073359A (ko) * 2016-12-22 2018-07-02 삼성전기주식회사 유전체 조성물 및 이를 포함하는 적층 세라믹 커패시터
KR102032759B1 (ko) 2018-09-14 2019-10-17 삼성전기주식회사 전자 부품
KR102185055B1 (ko) * 2018-10-02 2020-12-01 삼성전기주식회사 적층 세라믹 전자부품
KR20190121225A (ko) * 2018-11-23 2019-10-25 삼성전기주식회사 커패시터 부품
KR102620518B1 (ko) * 2019-04-17 2024-01-03 삼성전기주식회사 적층 세라믹 전자부품
KR20210077972A (ko) * 2019-12-18 2021-06-28 삼성전기주식회사 적층형 전자 부품
JP7322781B2 (ja) * 2020-03-27 2023-08-08 株式会社村田製作所 積層セラミック電子部品
US20220384114A1 (en) * 2021-05-25 2022-12-01 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component and method of manufacturing the same
JP2023009744A (ja) * 2021-07-08 2023-01-20 株式会社村田製作所 積層セラミックコンデンサ
KR20230053904A (ko) * 2021-10-15 2023-04-24 삼성전기주식회사 커패시터 부품
KR20230100938A (ko) * 2021-12-29 2023-07-06 삼성전기주식회사 적층형 전자 부품 및 그 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258477A (ja) * 2006-03-23 2007-10-04 Tdk Corp 積層型電子部品およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6020135U (ja) * 1983-07-18 1985-02-12 松下電器産業株式会社 単板チツプコンデンサ
JPH03122525U (ko) * 1990-03-26 1991-12-13
JPH0415824U (ko) * 1990-05-30 1992-02-07
JPH09153430A (ja) 1995-11-30 1997-06-10 Taiyo Yuden Co Ltd チップ状回路部品とその製造方法
JPH09260204A (ja) 1996-03-25 1997-10-03 Taiyo Yuden Co Ltd 積層コンデンサ
JP3882954B2 (ja) * 1997-03-19 2007-02-21 Ｔｄｋ株式会社 チップ型積層セラミックコンデンサ
JPH10261546A (ja) * 1997-03-19 1998-09-29 Murata Mfg Co Ltd 積層コンデンサ
JP3671703B2 (ja) * 1998-11-16 2005-07-13 松下電器産業株式会社 積層セラミックコンデンサ
US6519134B1 (en) * 2000-07-19 2003-02-11 Intel Corporation Universal capacitor terminal design
US6816356B2 (en) * 2002-05-17 2004-11-09 Daniel Devoe Integrated broadband ceramic capacitor array
US6958899B2 (en) * 2003-03-20 2005-10-25 Tdk Corporation Electronic device
KR100649579B1 (ko) * 2004-12-07 2006-11-28 삼성전기주식회사 적층형 캐패시터 및 적층형 캐패시터 어레이
US7433172B2 (en) * 2005-03-10 2008-10-07 Tdk Corporation Multilayer capacitor
JP2007142342A (ja) * 2005-11-22 2007-06-07 Kyocera Corp 積層セラミックコンデンサおよびその製法
JP3122525U (ja) 2006-04-04 2006-06-15 巫 東和 揉み捩じマッサージの構造
KR100992286B1 (ko) * 2008-10-10 2010-11-05 삼성전기주식회사 적층형 칩 커패시터
KR101548770B1 (ko) * 2011-06-23 2015-09-01 삼성전기주식회사 칩 타입 적층 커패시터

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258477A (ja) * 2006-03-23 2007-10-04 Tdk Corp 積層型電子部品およびその製造方法

Also Published As

Publication number Publication date
JP6000682B2 (ja) 2016-10-05
US8385048B2 (en) 2013-02-26
KR20130006799A (ko) 2013-01-18
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US8804304B2 (en) 2014-08-12

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