KR101539808B1 - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명은 적층 세라믹 커패시터에 관한 것으로, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 복수의 유전체층이 두께 방향으로 적층된 적층 본체; 및 상기 적층 본체의 내부에 형성되며, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되되 일단이 상기 적층 본체의 서로 대향하는 측면으로 교대로 노출되는 제1 및 제2 내부전극을 포함하는 내부전극층;을 포함하고, 상기 적층 본체의 길이 및 두께 방향 단면에서 볼 때, 상기 적층 본체의 면적을 CA1이라고 하고, 상기 제1 및 제2 내부전극이 두께 방향으로 중첩되는 제1 용량 형성부 이외의 부분인 제1 마진부의 면적을 MA1이라고 하면, CA1에 대한 MA1의 비(MA1/CA1)가 0.07 내지 0.20일 수 있다.

Description

적층 세라믹 커패시터{Multilayer ceramic capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 상세하게는 디라미네이션(delamination)의 발생을 억제하면서 진동음(acoustic noise)을 저감하고 고용량을 실현할 수 있는 적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전자제품이 소형화되고 다기능화됨에 따라 전자부품도 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. 따라서, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 커패시터가 제조되고 있다.
하지만, 강유전체를 재료로 사용하는 적층 세라믹 커패시터의 압전 현상에 의한 진동음(acoustic noise)이 일부 전자장치에서 심각하게 문제되고 있다.
이러한 진동음은 적층 세라믹 커패시터가 실장되는 전자장치의 소음 발생의 원인이 되는 문제가 있다.
따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 적층 세라믹 커패시터의 소형화 및 고용량화를 구현하고 디라미네이션의 발생을 억제하면서 진동음을 저감할 수 있는 신뢰성 높은 적층 세라믹 커패시터를 제공하는데에 그 목적이 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 복수의 유전체층이 두께 방향으로 적층된 적층 본체; 및 상기 적층 본체의 내부에 형성되며, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되되 일단이 상기 적층 본체의 서로 대향하는 측면으로 교대로 노출되는 제1 및 제2 내부전극을 포함하는 내부전극층;을 포함하고, 상기 적층 본체의 길이 및 두께 방향 단면에서 볼 때, 상기 적층 본체의 면적을 CA1이라고 하고, 상기 제1 및 제2 내부전극이 두께 방향으로 중첩되는 제1 용량 형성부 이외의 부분인 제1 마진부의 면적을 MA1이라고 하면, CA1에 대한 MA1의 비(MA1/CA1)가 0.07 내지 0.20일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 제1 마진부 중 상기 제1 용량 형성부에서 길이 방향으로 연장하는 부분인 제1 길이 마진부의 면적을 A1이라 하고, 상기 제1 용량 형성부에서 두께 방향으로 연장하는 부분인 제1 두께 마진부의 면적을 C1이라고 하면, A1에 대한 C1의 비(C1/A1)가 0.35 내지 2.0일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 적층 본체의 폭 및 두께 방향 단면에서 볼 때, 상기 적층 본체의 면적을 CA2라고 하고, 상기 제1 및 제2 내부전극이 두께 방향으로 중첩되는 제2 용량 형성부 이외의 부분인 제2 마진부의 면적을 MA2라고 하면, CA2에 대한 MA2의 비(MA2/CA2)가 0.10 내지 0.28일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 제2 마진부 중 상기 제2 용량 형성부에서 폭 방향으로 연장하는 부분인 제1 폭 마진부의 면적을 B1이라 하고, 상기 제2 용량 형성부에서 두께 방향으로 연장하는 부분인 제2 두께 마진부의 면적을 C2라고 하면, B1에 대한 C2의 비(C2/B1)가 0.30 내지 1.35일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 유전체층의 두께는 3㎛ 이하일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 유전체층에 사용되는 세라믹 분말의 평균 입경은 0.3㎛ 이하일 수 있다.
다른 측면에서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 복수의 유전체층이 두께 방향으로 적층된 적층 본체; 및 상기 적층 본체의 내부에 형성되며, 상기 유전체층을 사이에 두고 서로 대향하도록 배치되되 일단이 상기 적층 본체의 서로 대향하는 측면으로 교대로 노출되는 제1 및 제2 내부전극을 포함하는 내부전극층;을 포함하고, 상기 적층 본체의 폭 및 두께 방향 단면에서 볼 때, 상기 적층 본체의 면적을 CA2라고 하고, 상기 제1 및 제2 내부전극이 두께 방향으로 중첩되는 제2 용량 형성부 이외의 부분인 제2 마진부의 면적을 MA2라고 하면, CA2에 대한 MA2의 비(MA2/CA2)가 0.10 내지 0.28일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 제2 마진부 중 상기 제2 용량 형성부에서 폭 방향으로 연장하는 부분인 제1 폭 마진부의 면적을 B1이라 하고, 상기 제2 용량 형성부에서 두께 방향으로 연장하는 부분인 제2 두께 마진부의 면적을 C2라고 하면, B1에 대한 C2의 비(C2/B1)가 0.30 내지 1.35일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 유전체층의 두께는 3㎛ 이하일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 유전체층에 사용되는 세라믹 분말의 평균 입경은 0.3㎛이하일 수 있다.
또 다른 측면에서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 3㎛ 이하의 두께를 갖는 유전체층을 포함하는 적층 본체; 및 상기 유전체층을 사이에 두고 배치되는 제1 및 제2 내부전극;을 포함하며, 상기 제1 및 제2 내부전극 사이에 배치되는 그레인의 수는 상기 유전체층의 두께 방향으로 10개 이상이며, 상기 적층 본체의 길이 및 두께 방향 단면에서 볼 때, 상기 적층 본체의 면적을 CA1이라고 하고, 상기 제1 및 제2 내부전극이 두께 방향으로 중첩되는 제1 용량 형성부 이외의 부분인 제1 마진부의 면적을 MA1이라고 하면, CA1에 대한 MA1의 비(MA1/CA1)가 0.07 내지 0.20일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 제1 마진부 중 상기 제1 용량 형성부에서 길이 방향으로 연장하는 부분인 제1 길이 마진부의 면적을 A1이라 하고, 상기 제1 용량 형성부에서 두께 방향으로 연장하는 부분인 제1 두께 마진부의 면적을 C1이라고 하면, A1에 대한 C1의 비(C1/A1)가 0.35 내지 2.0일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 적층 본체의 폭 및 두께 방향 단면에서 볼 때, 상기 적층 본체의 면적을 CA2라고 하고, 상기 제1 및 제2 내부전극이 두께 방향으로 중첩되는 제2 용량 형성부 이외의 부분인 제2 마진부의 면적을 MA2라고 하면, CA2에 대한 MA2의 비(MA2/CA2)가 0.10 내지 0.28일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 제2 마진부 중 상기 제2 용량 형성부에서 폭 방향으로 연장하는 부분인 제1 폭 마진부의 면적을 B1이라 하고, 상기 제2 용량 형성부에서 두께 방향으로 연장하는 부분인 제2 두께 마진부의 면적을 C2라고 하면, B1에 대한 C2의 비(C2/B1)가 0.30 내지 1.35일 수 있다.
다른 한편, 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터는 3㎛ 이하의 두께를 갖는 유전체층을 포함하는 적층 본체; 및 상기 유전체층을 사이에 두고 배치되는 제1 및 제2 내부전극;을 포함하며, 상기 제1 및 제2 내부전극 사이에 배치되는 그레인의 수는 상기 유전체층의 두께 방향으로 10개 이상이며, 상기 적층 본체의 폭 및 두께 방향 단면에서 볼 때, 상기 적층 본체의 면적을 CA2라고 하고, 상기 제1 및 제2 내부전극이 두께 방향으로 중첩되는 제2 용량 형성부 이외의 부분인 제2 마진부의 면적을 MA2라고 하면, CA2에 대한 MA2의 비(MA2/CA2)가 0.10 내지 0.28일 수 있다.
또한, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 상기 제2 마진부 중 상기 제2 용량 형성부에서 폭 방향으로 연장하는 부분인 제1 폭 마진부의 면적을 B1이라 하고, 상기 제2 용량 형성부에서 두께 방향으로 연장하는 부분인 제2 두께 마진부의 면적을 C2라고 하면, B1에 대한 C2의 비(C2/B1)가 0.30 내지 1.35일 수 있다.
이상 설명한 바와 같이 본 발명에 따른 적층 세라믹 커패시터에 의하면, 적층 세라믹 커패시터의 소형화 및 고용량화를 구현하고 디라미네이션의 발생을 억제하면서 진동음을 저감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 외관 사시도이다.
도 2는 도 1의 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 A-A'방향으로 절단한 단면도이다.
도 3은 도 1의 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터를 A-A'방향으로 절단한 단면도이다.
도 4는 도 1의 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 B-B'방향으로 절단한 단면도이다.
도 5는 도 1의 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터를 B-B'방향으로 절단한 단면도이다.
도 6은 도 3의 X의 확대도이다.
도 7은 도 5의 Y의 확대도이다.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시 형태를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시 형태에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시 형태를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시 형태의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일 또는 유사한 참조부호를 사용하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 외관 사시도이고, 도 2 및 도 3은 도 1의 A-A'방향 단면도이고, 도 4 및 도 5는 도 1의 B-B'방향 단면도이다.
그리고, 도 6은 도 3의 X의 확대도이며, 도 7은 도 5의 Y의 확대도이다.
도 1 내지 도 5를 참조하면, 본 실시예에 따른 적층 세라믹 커패시터(100)는 적층 본체(110) 및 외부전극(130)을 포함할 수 있다.
적층 본체(110)는 직육면체 형상을 가질 수 있다. 본 실시예에서, 적층방향의 단면을 상면(Tf) 및 하면(Bf), 길이방향의 단면을 제1 및 제2 단측면(Sf1 및 Sf2), 및 폭방향의 단면을 제1 및 제2 장측면(Lf1 및 Lf2)으로 정의하기로 한다.
한편, 본 실시예의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
적층 본체(110)는 복수의 유전체층이 두께(T) 방향으로 적층되어 형성될 수 있다. 적층 본체(110)를 구성하는 복수의 유전체층은 소성된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
여기서, 유전체층은 높은 유전율을 갖는 세라믹 분말로 형성될 수 있으며, 상기 세라믹 분말은 이에 제한되는 것은 아니나, 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있다.
본 발명의 일 실시형태에서, 복수의 유전체층 중 하나의 유전체층의 두께는 3㎛이하일 수 있으며, 하나의 유전체층에 배치되는 소성된 그레인의 평균 입경은 0.3㎛이하일 수 있다. 즉, 상기 유전체층의 평균 그레인 사이즈는 상기 유전체층의 두께의 1/10 이하일 수 있다. 이에 따라, 두 개의 내부 전극 사이 또는 하나의 유전체층 내에 배치되는 그레인의 수는 유전체층의 두께 방향으로 10개 이상일 수 있다.
본 발명의 일 실시형태에서, 상기 유전체층의 두께는 내부 전극층(121, 122) 사이에 배치되는 유전체층의 평균 두께를 의미할 수 있다. 상기 유전체층의 평균 두께는 도 2와 같이 적층 본체(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 이미지를 스캔하여 측정할 수 있다. 예를 들어, 도 2와 같이 적층 본체(110)의 폭 방향의 중심부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다. 또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
또한, 상기 유전체층의 평균 두께는 길이 방향의 중심부에서 폭 및 두께 방향(W-T) 단면을 주사전자현미경으로 스캔한 이미지에서도 측정할 수 있다.
여기서, 적층 본체(110)의 폭 방향 또는 길이 방향의 중심부는 상기 적층 본체(110)의 폭 또는 길이 방향의 센터 지점에서 적층 본체의 폭 또는 길이의 30% 범위 내의 지점으로 규정할 수 있다.
한편, 상기 유전체층의 평균 그레인 사이즈는 주사전자현미경(SEM)로 추출된 유전체층의 단면 사진을 분석하여 측정할 수 있다. 예를 들어, ASTM(American Society for Testing and Materials) E112에서 규정하는 평균 그레인 사이즈 표준 측정 방법을 지원하는 그레인 사이즈 측정 소프트웨어를 이용하여 유전체층의 평균 그레인 사이즈를 측정할 수 있다.
적층 본체(110) 내부에는 복수의 내부 전극층(120)이 형성될 수 있다. 내부 전극층(120)은 유전체층 상에 형성되고 소성에 의하여 하나의 유전체층을 사이에 두고, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
복수의 내부 전극층(120)은 도전성 금속으로 형성되며, 예를 들면 Ni 또는 Ni 합금으로 이루어진 것을 사용할 수 있다. 상기 Ni 합금으로는 Ni와 함께 Mn, Cr, Co 또는 Al을 함유할 수 있다. 내부 전극층(120)은 유전체층을 이루는 세라믹 그린시트의 일면에 니켈(Ni) 등의 금속분말이 포함된 도전성 페이스트를 소정의 패턴으로 인쇄함으로써 형성될 수 있다. 이에 제한되는 것은 아니나, 하나의 내부 전극층의 두께는 0.7㎛이하일 수 있다.
또한, 본 발명의 일 실시예에 따르면, 내부 전극층(120)이 형성된 유전체층은 200층 이상, 500층 이상 또는 그 이상 적층될 수 있다.
복수의 내부 전극층(120)은 서로 다른 극성을 갖는 복수의 제1 내부전극(121) 및 복수의 제2 내부전극(122)을 포함할 수 있다. 제1 내부전극(121) 및 제2 내부전극(122)은 적층 방향을 따라 유전체층을 사이에 두고 서로 대향하도록 교대로 적층될 수 있다.
복수의 제1 내부전극(121)은 일단이 적층 본체(110)의 제1 단측면(Sf1)으로 노출되고, 복수의 제2 내부전극(122)은 상기 제1 내부전극(121)의 노출된 일단과 길이방향으로 대향하는 일단이 제2 단측면(Sf2)으로 노출될 수 있다.
제1 단측면(Sf1)으로 노출된 복수의 제1 내부전극(121)의 일단은 제1 외부전극(131)에 연결되고, 제2 단측면(Sf2)으로 노출된 복수의 제2 내부전극(122)의 일단은 제2 외부전극(132)에 연결될 수 있다.
외부전극(130)은 적층 본체(110)의 서로 대향하는 양측면에 형성되는 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 외부전극(131)은 적층 본체(110)의 제1 단측면(Sf1)을 덮도록 형성될 수 있으며, 제2 외부전극(132)은 제2 단측면(Sf2)을 덮도록 형성될 수 있다.
본 실시예에서 제1 외부전극(131) 및 제2 외부전극(132)은 적층 본체(110)의 양 단측면을 덮도록 형성되어 있으나, 본 발명은 이에 한하지 않으며, 제1 및 제2 외부전극(131, 132)이 적층 본체(110)의 양 장측면(Lf1, Lf2)을 덮도록 형성될 수 있다.
제1 외부전극(131) 및 제2 외부전극(132)은 서로 전기적으로 분리될 수 있다. 제1 외부전극(131)은 적층 본체(110)의 제1 단측면(Sf1)으로 노출되는 제1 내부전극(121)의 일단과 전기적으로 연결되고, 제2 외부전극(132)은 적층 본체(110)의 제1 단측면(Sf1)과 길이방향에서 대향하는 제2 단측면(Sf2)으로 노출되는 제2 내부전극(122)의 일단과 전기적으로 연결될 수 있다. 이로써 외부전극(130)은 외부단자 역할을 할 수 있다.
외부전극(130)은 구리(Cu) 또는 구리 합금(Cu alloy) 등을 이용하여 형성될 수 있다.
이하에서는 본 실시예에 따른 적층 세라믹 커패시터의 전기적 특성을 살펴보기로 한다.
적층 본체(110)는 복수의 제1 내부전극(121) 및 복수의 제2 내부전극(122)이 적층방향으로 중첩되는 부분에 용량이 형성될 수 있으며, 그 외의 부분은 용량이 형성되는 부분을 보호하는 역할을 할 수 있다. 이하에서는 상기 중첩되는 부분을 용량 형성부 및 용량 형성부 이외의 부분을 마진부로 칭하기로 한다.
상기 적층 본체(110)에 전압을 인가하면, 상기 적층 본체(110)가 압전 현상에 의해 왜곡 변형이 일어난다. 이러한 왜곡 변형은 상기 제1 용량 형성부(CLT)에 의해 발생한다.
특히, 제1 및 제2 내부전극(121, 122)이 회로기판의 면과 평행하게 되도록 상기 적층 본체(110)를 실장하면, 상기 적층 본체(100)에서 발생되는 왜곡 변형이 최대가 되는 지점은 상기 적층 본체(110)의 중앙부분이 된다. 이 때, 상기 제1 마진부(MLT)가 상기 적층 본체(110)의 왜곡 변형을 억제시키는 역할을 한다.
본 발명의 일 실시형태에 의하면, 제1 마진부(MLT)의 면적비를 일정 범위로 설정함으로써 상기 적층 본체(110)의 왜곡 변형이 효과적으로 억제되며, 상기 적층 본체(110)과 회로 기판의 진동이 저감하여 어쿠스틱 노이즈가 감소하게 된다.
어쿠스틱 노이즈 감소를 위해 유전체층의 두께를 감소함과 동시에 유전체층 내의 그레인의 평균 사이즈를 상기 유전체층 두께의 1/10 이하로 하여 저 유전율화할 수 있다.
이와 같이, 유전체 층의 두께와 그레인의 평균 사이즈를 줄여서 적층 세라믹 커패시터를 저 유전율화 하는 경우, 어쿠스틱 노이즈가 저감된다.
그러나, 상기 적층 본체(110) 내에서, 제1 및 제2 내부전극(121, 122) 사이의 거리 즉, 유전체층의 두께를 3㎛ 이하로 제조하고, 상기 유전체층 내에 그레인 수가 10개 이상으로 제조된 적층 세라믹 커패시터에서는 어쿠스틱 노이즈의 저감효과가 현저히 줄어들었다.
이는 아래의 표 1로부터 더욱 명확하게 알 수 있다.
NO. 유전체의 두께
(td, ㎛)		 그레인 사이즈
(Dc, ㎛)		 td/Dc 진동음
(dB)
1
4.3		 0.68 6.3 43.7
2 0.58 7.4 43.1
3 0.43 10.0 36.3
4 0.26 16.5 33.1
5
2.8
 0.59 4.7 43.2
6 0.45 6.2 42.1
7 0.26 10.8 41.0
8 0.16 17.5 40.5
9
1.9

 0.60 3.2 43.6
10 0.44 4.5 42.6
11 0.25 7.6 41.7
12 0.16 11.9 40.8
여기서, 실험 대상이 된 시료들은 하기와 같이 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 여러 실험 조건에 필요한 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성한다.
다음으로, 스크린을 이용하여 상기 그린 시트 상에 니켈 내부전극용 도전성 페이스트로 내부전극을 형성한 후 370층을 적층하고 커버층 두께를 10~100㎛로 달리하면서 세라믹 적층체를 만들었다.
상기 세라믹 적층체를 85℃에서 1000kgf/cm2 압력조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다. 이후, 1200℃에서 내부전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 칩 크기는 3.2mm×1.6mm×1.6mm(L×W×T)이고, 유전체층의 두께와 그레인 사이즈는 상기 표와 같다.
표 1을 참조하면, 시료 1-4와 같이 유전체 두께가 4.3㎛의 조건에서 그레인 사이즈를 줄여서 저유전율화 하는 경우는, 진동음의 크기가 현저히 줄어드는 것을 알 수 있다. 그러나, 시료 5-12와 같이 유전체 두께가 약 3㎛ 이하의 조건에서 그레인 사이즈를 줄여서 저유전율화 하는 경우에는, td/Dc 즉, 유전체 두께에 대한 그레인 사이즈의 비가 1/10 이하의 경우에도 진동음의 감소효과가 미미함을 알 수 있다.
따라서, 유전체 두께가 박형화된 경우에는 그레인 사이즈 감소 외 별도의 조건을 부가하여야 진동음의 감소효과를 더 크게할 수 있음을 알 수 있다.
도 2를 참조하면, 적층 본체(110)를 길이 및 두께 방향으로 절단하는 경우, 적층 본체(110)의 길이 및 두께 방향 단면(L-T 단면)을 제1 단면이라 하고, 제1 단면에서 제1 및 제2 내부전극(121, 122)이 두께 방향으로 중첩되는 부분을 제1 용량 형성부(CLT), 제1 용량 형성부(CLT)를 제외한 부분을 제1 마진부(MLT)라고 할 수 있다.
본 실시예에서, 제1 단면의 면적(CA1)에 대한 제1 마진부(MLT)의 면적(MA1)의 비(MA1/CA1)는 0.07 내지 0.20일 수 있다. MA1/CA1이 0.07 미만이면 진동음(acoustic noise)이 40dB 이상으로 커지고 디라미네이션(delamination)이 발생하는 문제가 있으며, MA1/CA1이 0.20 초과이면 용량이 9㎌ 이하로 떨어진다는 문제가 있다.
도 3을 참조하면, 제1 마진부(MLT) 중 제1 용량 형성부(CLT)에서 길이 방향으로 연장하는 부분을 제1 길이 마진부(MLT1)라고 하고, 제1 용량 형성부(CLT)에서 두께 방향으로 연장하는 부분을 제1 두께 마진부(MLT2)라고 할 수 있다.
본 실시예에서, 제1 길이 마진부(MLT1)의 면적(A1)에 대한 제1 두께 마진부(MLT2)의 면적(C1)의 비(C1/A1)는 0.35 내지 2.0일 수 있다. C1/A1이 0.35 미만이거나 2.0을 초과하는 경우, 진동음이 40dB 이상으로 커지는 문제가 있다.
도 6 및 도 7을 참조하여 적층 본체(100)의 단면의 면적을 측정하는 방법을 상술하기로 한다.
도 2 및 도 3의 실시예들에서 도시된 단면이나 마진부의 면적은 적층 본체(100)나 내부 전극층(120)의 소성 변형으로 완전한 선형의 경계를 가지기 어렵지만, 실질적으로 선형의 가상선을 기준으로 측정할 수 있다.
다만, 용량 형성부를 형성하는 제1 및 제2 내부전극(121, 122)의 경계가 불명확할 수 있다. 소성에 의해 제1 및 제2 내부전극(121, 122)이 변형되면, 도 6 및 도 7과 같이 제1 및 제2 내부전극(121, 122)의 단부들이 오프셋될 수 있다.
이 경우, 마진부와 용량 형성부의 면적 측정을 위해, 내부전극의 단부들 중 오프셋 변형이 가장 큰 부분(Xmax, Ymax)과 오프셋 변형이 가장 작은 부분(Xmin, Ymin)의 중간 값(Xm, Ym)을 경계로 하여 면적을 측정할 수 있다.
여기서, 적층 본체(100)의 일측면과 내부전극(121, 122) 사이의 거리를 기준으로, 오프셋 변형이 가장 큰 부분은 적층 본체(100)의 일측면과 내부전극(121, 122)의 단부와의 거리가 가장 작은 경우이며, 오프셋 변형이 가장 작은 부분은 적층 본체(100)의 일측면과 내부전극(121, 122)의 단부와의 거리가 가장 큰 경우이다.
도 4를 참조하면, 적층 본체(110)를 폭 및 두께 방향으로 절단하는 경우, 적층 본체(110)의 폭 및 두께 방향 단면(W-T 단면)을 제2 단면이라 하고, 제2 단면에서 제1 및 제2 내부전극(121, 122)이 두께 방향으로 중첩되는 부분을 제2 용량 형성부(CWT), 제2 용량 형성부(CWT)를 제외한 부분을 제2 마진부(MWT)라고 할 수 있다.
본 실시예에서, 제2 단면의 면적(CA2)에 대한 제2 마진부(MWT)의 면적(MA2)의 비(MA2/CA2)는 0.10 내지 0.28일 수 있다. MA2/CA2가 0.10 미만이면 진동음이 40dB 이상으로 커지고 디라미네이션이 발생하는 문제가 있으며, MA2/CA2가 0.28 초과이면 용량이 9㎌ 이하로 떨어진다는 문제가 있다.
도 5를 참조하면, 제2 마진부(MWT) 중 제2 용량 형성부(CWT)에서 폭 방향으로 연장하는 부분을 제1 폭 마진부(MWT1)라고 하고, 제2 용량 형성부(CWT)에서 두께 방향으로 연장하는 부분을 제2 두께 마진부(MWT2)라고 할 수 있다.
본 실시예에서, 제1 폭 마진부(MWT1)의 면적(B1)에 대한 제2 두께 마진부(MWT2)의 면적(C2)의 비(C2/B1)는 0.3 내지 1.35일 수 있다. C1/A1이 0.3 미만이거나 1.35를 초과하는 경우, 진동음이 40dB 이상으로 커지는 문제가 있다.
이하, 실시예 및 비교예를 참조하여 본 발명을 보다 구체적으로 설명하나, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.
[ 실시예 ]
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 3.9㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성한다.
다음으로, 적층 세라믹 커패시터의 L마진과 W마진을 달리한 패턴들을 포함한 스크린을 이용하여 상기 그린 시트 상에 니켈 내부전극용 도전성 페이스트로 내부전극을 형성한 후 370층을 적층하고 커버층 두께를 10~100㎛로 달리하면서 세라믹 적층체를 만들었다.
상기 세라믹 적층체를 85℃에서 1000kgf/cm2 압력조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다. 이후, 1200℃에서 내부전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 유전체층의 두께는 2.7㎛이고, 유전체층에 사용되는 세라믹 분말의 소성 후 평균 입경은 0.27㎛이었으며, 소성 후 칩 크기는 3.2mm×1.6mm×1.6mm(L×W×T)이였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
상기 적층 세라믹 커패시터의 시료들은 마진부의 면적비에 따라 다양하게 제작되었다.
아래의 표 2는 적층 본체의 단면에 대한 마진부의 면적비에 따른 진동음, 용량, 및 디라미네이션(Delam.) 발생율을 비교한 표이다. 진동음은 12.5V의 DC전압에 3Vpp의 펄스파를 인가하여 무향실에서 소음(진동음)을 측정하였으며, 용량은 1kHz에서 각 시료당 샘플 100개를 측정하였고, Delam. 발생율은 100개 시료에 대해 내부 분석을 진행하여 표시하였다.
N0.
 L-T 단면 W-T 단면 용량
(㎌)		 진동음
(dB)		 Delam.
(%)
CA1 MA1 MA1/CA1 CA2 MA2 MA2/CA2
1* 4.867 0.204 0.042 2.524 0.152 0.06 12.89 45.1 78
2* 4.877 0.232 0.048 2.519 0.173 0.069 12.75 45.3 44
3* 4.930 0.265 0.054 2.539 0.198 0.078 12.72 44.8 26
4* 4.925 0.303 0.061 2.558 0.226 0.088 12.51 43.4 18
5 4.952 0.346 0.07 2.561 0.257 0.1 12.36 33.9 0
6 4.891 0.391 0.08 2.527 0.289 0.114 11.96 33.8 0
7 4.867 0.446 0.092 2.526 0.329 0.13 11.63 33.4 0
8 4.838 0.509 0.105 2.503 0.372 0.149 11.19 32.5 0
9 4.911 0.588 0.12 2.547 0.429 0.169 11.03 31.4 0
10 4.895 0.673 0.138 2.547 0.489 0.192 10.59 31.0 0
11 4.863 0.770 0.158 2.530 0.554 0.219 10.1 30.1 0
12 4.886 0.887 0.181 2.532 0.632 0.249 9.64 28.7 0
13 4.892 1.020 0.209 2.534 0.720 0.284 9.09 27.5 0
14* 4.836 1.167 0.241 2.509 0.814 0.324 8.37 26.4 0
15* 4.870 1.349 0.277 2.521 0.927 0.368 7.78 25.3 0
16* 4.869 1.554 0.319 2.514 1.051 0.418 7.03 24.5 0
17* 4.895 1.794 0.367 2.523 1.193 0.473 6.28 23.5 0
※ CA1: 적층 본체의 제1 단면(L-T 단면)의 면적, MA1: 제1 마진부(MLT)의 면적, CA2: 적층 본체의 제2 단면(W-T 단면)의 면적, MA2: 제2 마진부(MWT)의 면적, *: 비교예
상기 표 2를 참조하면, 시료 1~4, 14~17은 비교예이고, 시료 5~13은 실시예이다.
본 발명의 실시예에 해당하는 시료 5~13에서는 진동음이 27.5~33.9dB로 비교예인 시료 1~4에서보다 현저하게 저감됨을 알 수 있다. 또한, 실시예인 시료 5~13에서는 디라미네이션 발생율이 0%로 신뢰성이 우수하고, 용량이 9.09~12.36㎌으로 9㎌ 이상의 용량을 확보할 수 있어 고용량을 실현할 수 있다.
한편, 비교예 중 시료 1~4에서는 용량이 12㎌이상으로 고용량이나, 진동음은 43dB이상이며, 디라미네이션 발생율 또한 높은 것으로 나타났다. 비교예 중 시료 14~17에서는 디라미네이션 발생율이 0%이며, 진동음이 27dB 이하로 현저하게 저감되나, 용량이 급격하게 떨어지는 것으로 나타났다.
따라서, 본 발명의 실시예의 경우, 비교예보다 진동음을 현저하게 저감하면서 디라미네이션 발생율도 낮고 고용량을 실현할 수 있음을 알 수 있다.
아래의 표 3은 마진부의 각 부분의 면적비에 따른 진동음, 용량, 및 디라미네이션(Delam.) 발생율을 비교한 표이다.
No. L-T 단면 W-T 단면 용량(㎌) 진동음
(dB)		 Delam.
(%)
A1 C1 C1/A1 B1 C2 C2/B1
21* 0.293 0.027 0.09 0.179 0.014 0.08 10.51 42.1 12
22* 0.258 0.056 0.22 0.161 0.028 0.18 10.7 40.8 0
23 0.242 0.085 0.35 0.143 0.043 0.30 10.92 32.0 0
24 0.203 0.114 0.56 0.129 0.058 0.45 11.1 31.4 0
25 0.169 0.145 0.86 0.116 0.073 0.63 11.31 31.0 0
26 0.134 0.177 1.32 0.094 0.089 0.96 11.37 31.5 0
27 0.104 0.208 2.0 0.078 0.106 1.35 11.47 33.4 0
28* 0.077 0.238 3.1 0.064 0.12 1.88 11.47 41.0 0
29* 0.056 0.273 4.9 0.047 0.139 2.94 11.8 42.2 10
30* 0.034 0.307 9.03 0.027 0.158 5.80 11.84 44.3 60
※ A1: 제1 길이 마진부(MLT1)의 면적, C1: 제1 두께 마진부(MLT2)의 면적, B1: 제1 폭 마진부(MWT1)의 면적, C2: 제2 두께 마진부(MWT2)의 면적, *: 비교예.
상기 표 3에서 시료 21, 22, 28~30은 비교예이고, 시료 23~27은 실시예이다.
본 발명의 실시예에 해당하는 시료 23~27에서는 진동음이 31~33.4dB로 비교예인 시료 21, 22, 28~30에서보다 현저하게 저감됨을 알 수 있다. 또한, 실시예인 시료 23~27에서는 디라미네이션 발생율이 0%로 신뢰성이 우수하고, 용량이 10.92~11.47㎌으로 대략 11㎌ 이상의 용량을 확보할 수 있어 고용량을 실현할 수 있다.
한편, 비교예 중 시료 28~30은 용량이 대략 11.5㎌이상으로 고용량이나, 진동음은 41dB이상이며, 특히 시료 29 및 30은 디라미네이션 발생율이 10% 이상으로 높은 것으로 나타났다. 비교예 중 시료 1 및 2는 진동음이 40dB 이상이며, 용량이 10.7㎌ 이하로 감소하며, 특히 시료 1은 디라미네이션 발생율이 12%로 신뢰성이 떨어지는 것으로 나타났다.
따라서, 본 발명의 실시예의 경우, 비교예보다 진동음을 현저하게 저감하면서 디라미네이션 발생율도 낮고 고용량을 실현할 수 있음을 알 수 있다.
이상 본 발명의 바람직한 실시예를 상세히 설명했지만, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
100: 적층 세라믹 커패시터 110: 적층 본체
120: 내부 전극층 121, 122: 제1 및 제2 내부전극
130: 외부전극 131, 132: 제1 및 제2 외부전극

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 3㎛ 이하의 두께를 갖는 유전체층을 포함하는 적층 본체; 및
    상기 유전체층을 사이에 두고 배치되는 제1 및 제2 내부전극;을 포함하며,
    상기 제1 및 제2 내부전극 사이에 배치되는 그레인의 수는 상기 유전체층의 두께 방향으로 10개 이상이며,
    상기 적층 본체의 길이 및 두께 방향 단면에서 볼 때, 상기 적층 본체의 면적을 CA1이라고 하고, 상기 제1 및 제2 내부전극이 두께 방향으로 중첩되는 제1 용량 형성부 이외의 부분인 제1 마진부의 면적을 MA1이라고 하면, CA1에 대한 MA1의 비(MA1/CA1)가 0.07 내지 0.20인 적층 세라믹 커패시터.
  12. 제11항에 있어서,
    상기 제1 마진부 중 상기 제1 용량 형성부에서 길이 방향으로 연장하는 부분인 제1 길이 마진부의 면적을 A1이라 하고, 상기 제1 용량 형성부에서 두께 방향으로 연장하는 부분인 제1 두께 마진부의 면적을 C1이라고 하면, A1에 대한 C1의 비(C1/A1)가 0.35 내지 2.0인 적층 세라믹 커패시터.
  13. 제11항에 있어서,
    상기 적층 본체의 폭 및 두께 방향 단면에서 볼 때, 상기 적층 본체의 면적을 CA2라고 하고, 상기 제1 및 제2 내부전극이 두께 방향으로 중첩되는 제2 용량 형성부 이외의 부분인 제2 마진부의 면적을 MA2라고 하면, CA2에 대한 MA2의 비(MA2/CA2)가 0.10 내지 0.28인 적층 세라믹 커패시터.
  14. 제13항에 있어서,
    상기 제2 마진부 중 상기 제2 용량 형성부에서 폭 방향으로 연장하는 부분인 제1 폭 마진부의 면적을 B1이라 하고, 상기 제2 용량 형성부에서 두께 방향으로 연장하는 부분인 제2 두께 마진부의 면적을 C2라고 하면, B1에 대한 C2의 비(C2/B1)가 0.30 내지 1.35인 적층 세라믹 커패시터.
  15. 3㎛ 이하의 두께를 갖는 유전체층을 포함하는 적층 본체; 및
    상기 유전체층을 사이에 두고 배치되는 제1 및 제2 내부전극;을 포함하며,
    상기 제1 및 제2 내부전극 사이에 배치되는 그레인의 수는 상기 유전체층의 두께 방향으로 10개 이상이며,
    상기 적층 본체의 폭 및 두께 방향 단면에서 볼 때, 상기 적층 본체의 면적을 CA2라고 하고, 상기 제1 및 제2 내부전극이 두께 방향으로 중첩되는 제2 용량 형성부 이외의 부분인 제2 마진부의 면적을 MA2라고 하면, CA2에 대한 MA2의 비(MA2/CA2)가 0.10 내지 0.28인 적층 세라믹 커패시터.
  16. 제15항에 있어서,
    상기 제2 마진부 중 상기 제2 용량 형성부에서 폭 방향으로 연장하는 부분인 제1 폭 마진부의 면적을 B1이라 하고, 상기 제2 용량 형성부에서 두께 방향으로 연장하는 부분인 제2 두께 마진부의 면적을 C2라고 하면, B1에 대한 C2의 비(C2/B1)가 0.30 내지 1.35인 적층 세라믹 커패시터.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101187939B1 (ko) * 2011-03-09 2012-10-08 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP5313289B2 (ja) * 2011-04-15 2013-10-09 太陽誘電株式会社 積層セラミックコンデンサ
KR101320166B1 (ko) * 2011-04-21 2013-10-23 삼성전기주식회사 세라믹 전자부품용 세라믹 시트 제품, 이를 이용한 적층 세라믹 전자 부품 및 이의 제조방법
KR101539808B1 (ko) * 2011-06-23 2015-07-28 삼성전기주식회사 적층 세라믹 커패시터
KR101300359B1 (ko) * 2011-11-02 2013-08-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
JP5689143B2 (ja) * 2013-03-19 2015-03-25 太陽誘電株式会社 低背型積層セラミックコンデンサ
KR101496816B1 (ko) * 2013-04-26 2015-02-27 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR101434107B1 (ko) * 2013-07-17 2014-08-25 삼성전기주식회사 기판 내장용 적층 세라믹 커패시터, 그 제조 방법 및 임베디드 기판의 제조 방법
KR101452127B1 (ko) * 2013-08-12 2014-10-16 삼성전기주식회사 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판
KR101532141B1 (ko) * 2013-09-17 2015-06-26 삼성전기주식회사 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판
KR101548813B1 (ko) * 2013-11-06 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터
KR102078012B1 (ko) * 2014-01-10 2020-02-17 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
US9672986B2 (en) 2014-01-13 2017-06-06 Apple Inc. Acoustic noise cancellation in multi-layer capacitors
KR101499726B1 (ko) * 2014-01-24 2015-03-06 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
US10204737B2 (en) 2014-06-11 2019-02-12 Avx Corporation Low noise capacitors
KR101670137B1 (ko) * 2014-11-05 2016-10-27 삼성전기주식회사 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 제조방법
JP2016181597A (ja) * 2015-03-24 2016-10-13 太陽誘電株式会社 積層セラミックコンデンサ
JP6632808B2 (ja) 2015-03-30 2020-01-22 太陽誘電株式会社 積層セラミックコンデンサ
KR102222607B1 (ko) * 2015-12-24 2021-03-05 삼성전기주식회사 적층형 전자 부품용 그린 시트 및 적층형 전자 부품
US10510487B2 (en) * 2015-12-25 2019-12-17 Taiyo Yuden Co., Ltd. Multi-layer ceramic electronic component and method of producing the same
JP6522549B2 (ja) * 2016-06-07 2019-05-29 太陽誘電株式会社 積層セラミックコンデンサ
JP2018006627A (ja) 2016-07-05 2018-01-11 太陽誘電株式会社 積層セラミックコンデンサ
KR102691325B1 (ko) 2016-11-01 2024-08-05 삼성전기주식회사 적층 전자부품
JP2018093165A (ja) 2016-11-30 2018-06-14 太陽誘電株式会社 積層セラミックコンデンサ
KR102584968B1 (ko) * 2018-05-31 2023-10-05 삼성전기주식회사 커패시터 부품
KR102620526B1 (ko) 2018-08-14 2024-01-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
JP2022125694A (ja) * 2021-02-17 2022-08-29 株式会社村田製作所 積層セラミックコンデンサ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170736A (ja) * 2000-11-29 2002-06-14 Kyocera Corp 積層型電子部品およびその製法
JP2005136132A (ja) * 2003-10-30 2005-05-26 Tdk Corp 積層コンデンサ
JP2010010157A (ja) * 2008-06-24 2010-01-14 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及び、その製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162362A (ja) * 1994-12-02 1996-06-21 Murata Mfg Co Ltd 積層セラミック電子部品および積層セラミックコンデンサの各製造方法
JPH10106881A (ja) * 1996-09-30 1998-04-24 Kyocera Corp 積層セラミックコンデンサ
JPH10241991A (ja) * 1997-02-24 1998-09-11 Taiyo Yuden Co Ltd 積層コンデンサとそのトリミング方法
JPH11340083A (ja) * 1998-05-29 1999-12-10 Kyocera Corp 積層セラミックコンデンサ
JP2000315621A (ja) 1999-05-06 2000-11-14 Murata Mfg Co Ltd 積層セラミック電子部品
JP2000357624A (ja) * 1999-06-16 2000-12-26 Murata Mfg Co Ltd 積層セラミック電子部品
US7177137B2 (en) * 2002-04-15 2007-02-13 Avx Corporation Plated terminations
JP2005145791A (ja) * 2003-11-19 2005-06-09 Tdk Corp 電子部品、誘電体磁器組成物およびその製造方法
JP3747940B2 (ja) * 2004-06-03 2006-02-22 株式会社村田製作所 積層コンデンサおよびその製造方法
JP4418969B2 (ja) * 2005-06-03 2010-02-24 株式会社村田製作所 積層セラミックコンデンサ
JP2007142342A (ja) * 2005-11-22 2007-06-07 Kyocera Corp 積層セラミックコンデンサおよびその製法
DE112007000130B4 (de) * 2006-01-13 2016-06-09 Murata Mfg. Co., Ltd. Mehrschichtkondensator
JP2007243040A (ja) 2006-03-10 2007-09-20 Tdk Corp 積層セラミック電子部品
JP4396682B2 (ja) * 2006-09-29 2010-01-13 Ｔｄｋ株式会社 積層コンデンサ、および積層コンデンサの製造方法
JP5185924B2 (ja) * 2007-03-16 2013-04-17 京セラ株式会社 誘電体磁器およびコンデンサ
JP5303884B2 (ja) * 2007-09-14 2013-10-02 株式会社村田製作所 積層セラミックコンデンサ
KR100992286B1 (ko) * 2008-10-10 2010-11-05 삼성전기주식회사 적층형 칩 커패시터
JP5458821B2 (ja) * 2009-11-17 2014-04-02 Ｔｄｋ株式会社 積層セラミックコンデンサ
KR101463125B1 (ko) * 2009-12-11 2014-11-20 가부시키가이샤 무라타 세이사쿠쇼 적층형 세라믹 콘덴서
KR101079408B1 (ko) * 2009-12-24 2011-11-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101539808B1 (ko) * 2011-06-23 2015-07-28 삼성전기주식회사 적층 세라믹 커패시터

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170736A (ja) * 2000-11-29 2002-06-14 Kyocera Corp 積層型電子部品およびその製法
JP2005136132A (ja) * 2003-10-30 2005-05-26 Tdk Corp 積層コンデンサ
JP2010010157A (ja) * 2008-06-24 2010-01-14 Taiyo Yuden Co Ltd 積層セラミックコンデンサ及び、その製造方法

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