KR101565643B1 - 적층 세라믹 전자부품 및 그 실장 기판 - Google Patents

적층 세라믹 전자부품 및 그 실장 기판 Download PDF

Info

Publication number
KR101565643B1
KR101565643B1 KR1020130048125A KR20130048125A KR101565643B1 KR 101565643 B1 KR101565643 B1 KR 101565643B1 KR 1020130048125 A KR1020130048125 A KR 1020130048125A KR 20130048125 A KR20130048125 A KR 20130048125A KR 101565643 B1 KR101565643 B1 KR 101565643B1
Authority
KR
South Korea
Prior art keywords
thickness
multilayer ceramic
ceramic body
layer
cover layer
Prior art date
Application number
KR1020130048125A
Other languages
English (en)
Other versions
KR20140129610A (ko
Inventor
김위헌
오대복
이재훈
김상혁
최재열
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020130048125A priority Critical patent/KR101565643B1/ko
Publication of KR20140129610A publication Critical patent/KR20140129610A/ko
Application granted granted Critical
Publication of KR101565643B1 publication Critical patent/KR101565643B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • H01G4/01Form of self-supporting electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02Mountings
    • H01G2/06Mountings specially adapted for mounting on a printed-circuit support
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007Types of components
    • H05K2201/10015Non-printed capacitor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431Details of mounted components
    • H05K2201/10439Position of a single component
    • H05K2201/10454Vertically mounted
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3442Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers

Abstract

본 발명은 적층 세라믹 전자부품 및 그 실장 기판에 관한 것으로, 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층; 상기 액티브층의 상부에 형성된 상부 커버층; 상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며, 상기 하부 커버층의 두께를 Tb라 하면, 0.03 ≤ Tb/T ≤ 0.25를 만족하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 그 실장 기판{Multi-layered ceramic electronic part and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 회로 기판 실장 구조에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
상기 적층 세라믹 전자부품의 소형화가 가능하고, 유전체와 내부전극의 박막화가 가능하면서 고용량화 구현을 위해 적층수를 증가시킬 수 있게 되었다.
한편, 상기 적층 세라믹 전자부품 중 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
상기와 같이, 적층 세라믹 전자부품의 소형화가 가능하고, 적층수가 증가함에 따라 적층 세라믹 전자부품은 폭에 비하여 두께가 더 증가한 형태로 제작이 가능하여 높은 용량 구현은 가능하나, 기판에 실장시 어쿠스틱 노이즈가 증가하여 문제가 될 수 있다.
따라서, 적층 세라믹 전자부품이 고용량을 구현하면서도 기판에 실장시 어쿠스틱 노이즈를 저감할 수 있는 연구는 여전히 필요한 실정이다.
일본공개특허공보 2005-129802
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 회로 기판 실장 구조에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층; 상기 액티브층의 상부에 형성된 상부 커버층; 상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며, 상기 하부 커버층의 두께를 Tb라 하면, 0.03 ≤ Tb/T ≤ 0.25를 만족하는 적층 세라믹 전자부품을 제공한다.
상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.6μm를 만족할 수 있다.
상기 제1 및 제2 내부전극의 두께는 0.6μm 이하일 수 있다.
상기 유전체층의 적층수는 500층 이상인 것을 특징으로 할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층될 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향으로 적층될 수 있다.
본 발명의 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며, 상기 적층 세라믹 전자부품은, 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과 상기 액티브층의 상부에 형성된 상부 커버층과 상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극을 포함하며, 상기 하부 커버층의 두께를 Tb라 하면, 0.03 ≤ Tb/T ≤ 0.25를 만족하는 적층 세라믹 전자부품의 실장 기판을 제공한다.
상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.6μm를 만족할 수 있다.
상기 제1 및 제2 내부전극의 두께는 0.6μm 이하일 수 있다.
상기 유전체층의 적층수는 500층 이상인 것을 특징으로 할 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층될 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향으로 적층될 수 있다.
본 발명에 따르면 정전용량의 대용량화를 구현하면서 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.
또한, 적층 세라믹 전자부품에서 발생 되는 진동을 감소시켜 인쇄회로기판 실장시 어쿠스틱 노이즈를 감소시키면서, 실장 기판의 조립성을 향상시키고 실장 기판의 불량율을 줄일 수 있는 효과가 있다.
구체적으로, 본 발명은 세라믹 본체의 두께와 그 내부의 하부 커버층의 두께를 조절하여 적층 세라믹 전자부품을 기판에 실장시 어쿠스틱 노이즈를 감소시킬 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 4는 도 3의 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 도 3의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(11)을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체(10); 상기 유전체층(11)을 사이에 두고 상기 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극(21, 22)을 포함하여 용량이 형성되는 액티브층(15); 상기 액티브층(15)의 상부에 형성된 상부 커버층(12); 상기 액티브층(15)의 하부에 형성되며, 상기 상부 커버층(12)에 비해 두꺼운 두께를 갖는 하부 커버층(13); 및 상기 세라믹 본체(10)의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극(31, 32);을 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '제1 및 제2 내부전극의 적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 유전체층(11)을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에서 상기 유전체층(11)을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극(21, 22);을 포함할 수 있다.
상기 제1 및 제2 내부전극(21, 22)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 유전체층(11)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 상기 제1 및 제2 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 소성후 평균 두께는 정전용량을 형성할 수 있다면 특별히 제한은 없으며, 예를 들어, 0.6 μm 이하일 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
또한, 상기 제1 및 제2 내부 전극(21, 22)은 유전체층(11)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(21, 22)은 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(31, 32)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(31, 32)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(21, 22) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(1)의 정전 용량은 제1 및 제2 내부 전극(21, 22)의 서로 중첩되는 영역의 면적과 비례하게 된다.
정전 용량 형성을 위해 제1 및 제2 외부전극(31, 32)이 상기 세라믹 본체(10)의 양 단면에 형성될 수 있으며, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 세라믹 본체(10)는 복수의 유전체층(11)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(10)의 형상, 치수 및 유전체층(11)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(10)를 형성하는 복수의 유전체층(11)은 소결된 상태로서, 인접하는 유전체층(11) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(10)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층(15)과, 상하 마진부로서 액티브층(15)의 상하부에 각각 형성된 상부 및 하부 커버층(12, 13)으로 구성될 수 있다.
상기 액티브층(115)은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(131, 132)을 반복적으로 적층하여 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(11)의 평균 두께(td)는 적층 세라믹 커패시터(1)의 용량 설계에 맞추어 임의로 변경할 수 있으나, 소성 후 0.1 내지 0.6 μm일 수 있다.
상기 유전체층(11)의 평균 두께(td)는 도 2와 같이 세라믹 본체(10)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상기 유전체층(11)의 평균 두께가 0.1 μm 미만의 경우에는 내부전극 간의 거리가 가까워 쇼트 불량이 발생할 수 있으며, 0.6 μm를 초과하는 경우에는 고용량 적층 세라믹 커패시터를 구현할 수 없다.
상기 상부 및 하부 커버층(12, 13)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(11)과 동일한 재질 및 구성을 가질 수 있다.
상기 상부 및 하부 커버층(12, 13)은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층(15)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(21, 22)의 손상을 방지하는 역할을 수행할 수 있다.
또한, 상기 하부 커버층(13)은 상기 상부 커버층(12) 보다 유전체층의 적층 수를 더 늘림으로써 상기 상부 커버층(12)에 비해 더 두꺼운 두께를 가질 수 있다.
상기와 같이 하부 커버층(13)이 상부 커버층(12)에 비해 더 두꺼운 두께를 가짐으로써, 후술하는 바와 같이 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 기판에 실장하는 경우 어쿠스틱 노이즈를 저감할 수 있다.
상기 유전체층(11)의 적층수는 특별히 제한되지 않으나, 예를 들어 500층 이상인 것을 특징으로 할 수 있다.
상기와 같이 유전체층(11)의 적층수가 500층 이상이 되도록 함으로써, 상기 세라믹 본체의 두께(T)가 폭(W)보다 큰 고용량 적층 세라믹 커패시터를 구현할 수 있다.
한편, 상기 세라믹 본체(10)의 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 고용량 구현을 위하여 적층수를 증가시킨 형태로서, 상기 세라믹 본체(10)의 폭(W)에 비하여 두께(T)가 더 큰 형태인 것을 특징으로 한다.
일반적인 적층 세라믹 커패시터의 경우, 폭과 두께는 거의 동일한 크기의 사이즈로 제작되어 왔다.
그러나, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 소형화가 구현될 수 있어, 기판에 실장시 충분한 공간 확보가 가능하므로 고용량 적층 세라믹 커패시터를 구현하기 위하여 적층수를 증가시킬 수 있다.
상기와 같이 적층수가 증가함에 따라 상기 세라믹 본체에서 적층방향이 두께 방향이므로, 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족하도록 적층 세라믹 커패시터를 제작함으로써, 정전용량의 대용량화를 구현할 수 있다.
한편, 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족하도록 제작함에 따라, 상기 적층 세라믹 커패시터를 기판에 실장시 어쿠스틱 노이즈가 증가하여 문제가 될 수 있다.
그러나, 본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)의 두께를 T, 상기 하부 커버층(13)의 두께를 Tb라 하면, 0.03 ≤ Tb/T ≤ 0.25를 만족함으로써, 상기 적층 세라믹 커패시터(1)를 기판에 실장하는 경우 어쿠스틱 노이즈를 저감할 수 있다.
이하, 본 실시 형태에 따른 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수와 어코스틱 노이즈에 대한 관계를 설명한다.
세라믹 본체(10)의 전체 두께는 세라믹 본체(10)의 상면에서 하면까지의 거리를 의미하고, 액티브층(15)의 전체 두께는 액티브층(15)의 최상부에 형성된 제1 내부 전극(21)의 상면에서 액티브층(15)의 최하부에 형성된 제2 내부 전극(22)의 하면까지의 거리를 의미할 수 있다.
또한, 하부 커버층(13)의 두께(Tb)는 액티브층(15)의 두께 방향의 최하부에 형성된 제2 내부 전극(22)의 하면에서 세라믹 본체(10)의 하면까지의 거리를 의미하고, 상부 커버층(12)의 두께는 액티브층(15)의 두께 방향의 최상부에 형성된 제1 내부 전극(121)의 상면에서 세라믹 본체(10)의 상면까지의 거리를 의미할 수 있다.
적층 칩 커패시터(1)의 양 단부에 형성된 제1 및 제2 외부 전극(31, 32)에 극성이 다른 전압이 인가되면, 유전체층(11)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(10)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(31, 32)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(10)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
여기서, 액티브층(15)의 중심부에 대응하는 제1 및 제2 외부 전극(31, 32)의 영역은 최대로 팽창과 수축이 일어나는 부분으로 어쿠스틱 노이즈 발생의 원인이 된다.
즉, 본 실시 형태에서는 어쿠스틱 노이즈를 감소시키기 위해, 전압이 인가되어 액티브층(15)의 중심부에서 발생하는 변형율과 하부 커버층(13)에서 발생하는 변형율의 차이에 의해 세라믹 본체(10)의 양 단면에 형성된 변곡점(PI: point of inflection)이 세라믹 본체(10)의 두께의 중심부 이하에서 형성되도록 할 수 있다.
즉, 상기 하부 커버층(13)이 상부 커버층(12)에 비해 더 두꺼운 두께를 가지며, 상기 세라믹 본체(10)의 두께(T) 대비 상기 하부 커버층(13)의 두께(Tb)의 비율이 0.03 ≤ Tb/T ≤ 0.25를 만족하도록 조절함으로써, 어쿠스틱 노이즈를 감소시킬 수 있다.
이로 인하여, 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 구현할 수 있다.
상기 세라믹 본체(10)의 두께(T) 대비 상기 하부 커버층(13)의 두께(Tb)의 비율(Tb/T)이 0.03 미만의 경우에는 어쿠스틱 노이즈가 증가할 수 있다.
한편, 상기 세라믹 본체(10)의 두께(T) 대비 상기 하부 커버층(13)의 두께(Tb)의 비율(Tb/T)이 0.25를 초과하는 경우에는 정전 용량이 저하될 수 있어, 고용량 적층 세라믹 커패시터를 구현할 수 없다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 4는 도 3의 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)에 있어서, '길이 방향'은 도 3의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의할 수 있다. 여기서 '폭 방향'은 유전체층(111)을 쌓아 올리는 방향 즉 '제1 및 제2 내부전극(121, 122)의 적층 방향'과 동일한 개념으로 사용할 수 있다.
즉, 도 3 및 도 4에서와 같이, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터와는 달리 제1 및 제2 내부전극(121, 122)의 적층 방향이 상기 세라믹 본체(110)의 폭 방향인 것을 특징으로 한다.
상기 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 후술하는 바와 같이 기판에 실장할 경우 내부전극이 기판에 수직한 형태로 배치되는 수직 실장형태를 가질 수 있다.
그 외 상기의 다른 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로, 여기서는 생략하도록 한다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 0.6 μm 이하의 평균 두께를 갖는 유전체층을 적용한 적층 세라믹 커패시터에 대해, 상기 세라믹 본체의 두께(T) 대비 하부 커버층의 두께(Tb)의 비율(Tb/T)에 따른 어쿠스틱 노이즈 및 용량 구현율을 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05μm 및 0.95μm의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 상기 세라믹 그린 시트를 약 500 층으로 적층하되, 내부 전극이 형성되지 않은 세라믹 그린 시트를 내부 전극이 형성된 세라믹 그린 시트의 하부에서 상부보다 더 많이 적층을 하였다.
이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
이후, 1200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하였다.
다음으로, 외부전극 형성 및 도금층 형성 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
비교예는 상기 세라믹 본체의 두께(T) 대비 하부 커버층의 두께(Tb)의 비율(Tb/T)이 본 발명의 수치범위와 다르게 제작한 것을 제외하고는 상기 실시예에 의한 방법과 동일하게 제작하였다.
아래의 표 1은 상기 세라믹 본체의 두께(T) 대비 하부 커버층의 두께(Tb)의 비율(Tb/T)에 따른 어쿠스틱 노이즈 및 용량 구현율을 비교한 표이다.
어쿠스틱 노이즈는 측정된 수치를 표시하였으며, 수치가 낮을수록 저감 효과가 우수함을 알 수 있다.
상기 용량 구현율(즉, 목표 용량 대비 정전 용량의 비율)은 목표 용량치를 100 %라고 할 때, 목표 용량 대비 정전 용량 값이 80 % 미만인 경우를 "NG"로 표시하였으며, 80 % 이상인 경우를 "OK"로 표시하였다.
샘플 번호 Tb/T AN
(dB)
용량 구현율
*1 0.01 32.5 OK
*2 0.02 31.2 OK
3 0.03 19.9 OK
4 0.05 18.7 OK
5 0.08 17.9 OK
6 0.14 17.3 OK
7 0.18 17.2 OK
8 0.20 17.4 OK
9 0.25 16.9 OK
*10 0.26 16.7 NG
*11 0.28 16.5 NG
*12 0.29 16.4 NG
*는 비교예, AN: 어코스틱 노이즈(acoustic noise)
상기 [표 1]을 참조하면, 비교예인 샘플 1 및 2는 세라믹 본체의 두께(T) 대비 하부 커버층의 두께(Tb)의 비율(Tb/T)이 0.03 미만의 경우로서, 어쿠스틱 노이즈 저감 효과가 없음을 알 수 있다.
또한, 비교예인 샘플 10 내지 12는 세라믹 본체의 두께(T) 대비 하부 커버층의 두께(Tb)의 비율(Tb/T)이 0.25를 초과하는 경우로서, 용량 구현율이 낮아 고용량 적층 세라믹 커패시터 구현에 문제가 있음을 알 수 있다.
반면, 실시예인 샘플 3 내지 9는 본 발명의 수치범위를 만족하는 경우로서, 어쿠스틱 노이즈 저감 효과가 우수하며, 신뢰성이 우수한 고용량 적층 세라믹 커패시터의 구현이 가능함을 알 수 있다.
적층 세라믹 커패시터의 실장 기판
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 도 3의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(1)의 실장 기판(200)은 적층 세라믹 커패시터(1)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(1)의 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
또한, 도 6을 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수직하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
상기와 같이 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품의 실장 기판은 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체를 포함하는 적층 세라믹 전자부품이 실장된 형태로서, 고용량 적층 세라믹 커패시터를 포함할 수 있다.
또한, 상기와 같이 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품의 실장 기판은 상기 적층 세라믹 커패시터를 기판상에 수평 또는 수직 실장하더라도, 상술한 바와 같이 세라믹 본체의 두께(T) 대비 하부 커버층의 두께(Tb)의 비율(Tb/T)이 0.03 ≤ Tb/T ≤ 0.25를 만족하기 때문에 적층 세라믹 전자 부품의 어쿠스틱 노이즈 발생을 저감할 수 있다.
이로 인하여, 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 포함하는 적층 세라믹 전자 부품의 실장 기판을 구현할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 100: 적층 세라믹 커패시터 10, 110: 세라믹 본체
11, 111: 유전체 층 12, 112: 상부 커버층
13, 113: 하부 커버층 15, 115: 액티브층
21, 22, 121, 122: 제1 및 제2 내부전극
31, 32, 131, 132: 외부 전극
200 ; 실장 기판
210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링
Tb : 하부 커버층의 두께
T : 세라믹 본체의 두께

Claims (12)

  1. 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되고, 상기 제1 및 제2 내부 전극은 상기 세라믹 본체의 두께 방향으로 적층되는 액티브층;
    상기 액티브층의 상부에 형성된 상부 커버층;
    상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 및
    상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며,
    상기 하부 커버층의 두께를 Tb라 하면, 0.18 ≤ Tb/T ≤ 0.25를 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.6μm를 만족하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 두께는 0.6μm 이하인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 유전체층의 적층수는 500층 이상인 것을 특징으로 하는 적층 세라믹 전자부품.
  5. 삭제
  6. 삭제
  7. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며,
    상기 적층 세라믹 전자부품은, 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되고, 상기 제1 및 제2 내부 전극은 상기 세라믹 본체의 두께 방향으로 적층되는 액티브층과 상기 액티브층의 상부에 형성된 상부 커버층과 상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극을 포함하며, 상기 하부 커버층의 두께를 Tb라 하면, 0.18 ≤ Tb/T ≤ 0.25를 만족하는 적층 세라믹 전자부품의 실장 기판.
  8. 제7항에 있어서,
    상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.6μm를 만족하는 적층 세라믹 전자부품의 실장 기판.
  9. 제7항에 있어서,
    상기 제1 및 제2 내부전극의 두께는 0.6μm 이하인 적층 세라믹 전자부품의 실장 기판.
  10. 제7항에 있어서,
    상기 유전체층의 적층수는 500층 이상인 것을 특징으로 하는 적층 세라믹 전자부품의 실장 기판.


  11. 삭제
  12. 삭제
KR1020130048125A 2013-04-30 2013-04-30 적층 세라믹 전자부품 및 그 실장 기판 KR101565643B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130048125A KR101565643B1 (ko) 2013-04-30 2013-04-30 적층 세라믹 전자부품 및 그 실장 기판

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020130048125A KR101565643B1 (ko) 2013-04-30 2013-04-30 적층 세라믹 전자부품 및 그 실장 기판
JP2013149310A JP2014220476A (ja) 2013-04-30 2013-07-18 積層セラミック電子部品及びその実装基板
US13/956,641 US9336944B2 (en) 2013-04-30 2013-08-01 Multilayer ceramic electronic component and board for mounting the same

Publications (2)

Publication Number Publication Date
KR20140129610A KR20140129610A (ko) 2014-11-07
KR101565643B1 true KR101565643B1 (ko) 2015-11-03

Family

ID=51788297

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130048125A KR101565643B1 (ko) 2013-04-30 2013-04-30 적층 세라믹 전자부품 및 그 실장 기판

Country Status (3)

Country Link
US (1) US9336944B2 (ko)
JP (1) JP2014220476A (ko)
KR (1) KR101565643B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102427928B1 (ko) * 2017-12-15 2022-08-02 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
KR20220084603A (ko) * 2020-12-14 2022-06-21 삼성전기주식회사 적층형 커패시터 및 그 실장 기판

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142342A (ja) * 2005-11-22 2007-06-07 Kyocera Corp 積層セラミックコンデンサおよびその製法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574644A (ja) 1991-09-12 1993-03-26 Sony Corp チツプ形積層セラミツクコンデンサの実装方法
JPH06215978A (ja) * 1993-01-21 1994-08-05 Murata Mfg Co Ltd 積層型コンデンサ
JPH08130160A (ja) * 1994-10-31 1996-05-21 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法
JPH09260184A (ja) 1996-03-19 1997-10-03 Murata Mfg Co Ltd 積層セラミックコンデンサ
JP2004193352A (ja) * 2002-12-11 2004-07-08 Taiyo Yuden Co Ltd 積層コンデンサ及び積層コンデンサ実装体
US6950300B2 (en) * 2003-05-06 2005-09-27 Marvell World Trade Ltd. Ultra low inductance multi layer ceramic capacitor
JP3908715B2 (ja) 2003-10-24 2007-04-25 Tdk株式会社 積層セラミックコンデンサ
US7858548B2 (en) * 2006-09-13 2010-12-28 Ferro Corporation COG dielectric composition for use with nickel electrodes
US20090147440A1 (en) * 2007-12-11 2009-06-11 Avx Corporation Low inductance, high rating capacitor devices
KR101058697B1 (ko) * 2010-12-21 2011-08-22 삼성전기주식회사 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법
JP5375877B2 (ja) * 2011-05-25 2013-12-25 Tdk株式会社 積層コンデンサ及び積層コンデンサの製造方法
JP5884653B2 (ja) * 2011-09-01 2016-03-15 株式会社村田製作所 実装構造

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142342A (ja) * 2005-11-22 2007-06-07 Kyocera Corp 積層セラミックコンデンサおよびその製法

Also Published As

Publication number Publication date
KR20140129610A (ko) 2014-11-07
JP2014220476A (ja) 2014-11-20
US9336944B2 (en) 2016-05-10
US20140318845A1 (en) 2014-10-30

Similar Documents

Publication Publication Date Title
KR101452068B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로 기판
KR101452054B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101933412B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US9646770B2 (en) Multilayer ceramic capacitor and mounting board for multilayer ceramic capacitor
US10176924B2 (en) Multilayer ceramic capacitor and board for mounting of the same
KR101452057B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20150018650A (ko) 적층 세라믹 전자 부품 및 그 실장 기판과 제조 방법
JP5684339B2 (ja) 積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板
KR101499723B1 (ko) 적층 세라믹 커패시터의 실장 기판
KR101452067B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20150011263A (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101532141B1 (ko) 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판
KR20140124657A (ko) 적층 세라믹 전자부품 및 그 실장 기판
KR101462759B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101452065B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
JP2015023270A (ja) 積層セラミックキャパシタ及びその製造方法
KR101565643B1 (ko) 적층 세라믹 전자부품 및 그 실장 기판
KR20180124456A (ko) 적층 커패시터 및 그 실장 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181002

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191001

Year of fee payment: 5