KR101462759B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

적층 세라믹 커패시터 및 그 실장 기판 Download PDF

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Abstract

본 발명은, 평균 두께가 0.2 내지 2.0 μm인 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층; 상기 액티브층의 상부에 형성된 상부 커버층; 상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 하부 커버층에 인접한 최외층 내부전극은 상부 또는 하부면에 산화층이 형성되어 있으며, 상기 세라믹 본체의 길이-두께 방향 단면에 있어서 상기 최외층 내부전극의 길이를 Le, 두께를 te 및 상기 산화층의 길이를 Lo, 두께를 to라 규정할 때, 50%〈 Lo/Le×100 및 30%〈 to/te×100〈 80% 을 만족하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
상기 어쿠스틱 노이즈를 감소하기 위해 적층 세라믹 커패시터의 하부 커버층을 증가시킨 형태의 제품이 연구되고 있다.
또한, 이러한 하부 커버층이 증가된 적층 세라믹 커패시터는 인쇄회로기판에 실장시 어쿠스틱 노이즈의 감소에 유리하게 두꺼운 하부 커버층이 아래로 위치하며 수평실장 타입으로 실장될 수 있다.
한편, 상기 어쿠스틱 노이즈를 감소하기 위해 적층 세라믹 커패시터의 하부 커버층을 증가시킨 형태의 제품의 경우 고용량 구현을 위해 적층수가 증가하거나 유전체가 박층화됨에 따라 소성 과정에서 크랙 또는 딜라미네이션(Delamination) 불량 발생 등의 문제가 있다.
일본특허공개공보 2006-203165
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
본 발명의 일 측면은, 평균 두께가 0.2 내지 2.0 μm인 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층; 상기 액티브층의 상부에 형성된 상부 커버층; 상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 및 상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극; 을 포함하며, 상기 하부 커버층에 인접한 최외층 내부전극은 상부 또는 하부면에 산화층이 형성되어 있으며, 상기 세라믹 본체의 길이-두께 방향 단면에 있어서 상기 최외층 내부전극의 길이를 Le, 두께를 te 및 상기 산화층의 길이를 Lo, 두께를 to라 규정할 때, 50%〈 Lo/Le×100 및 30%〈 to/te×100〈 80% 을 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 전체 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2을 C로, 상기 상부 커버층의 두께를 D로, 규정할 때, 상기 액티브층의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 하부 커버층의 두께를 B로, 상기 상부 커버층의 두께를 D로 규정할 때, 상기 상부 커버층의 두께(D)와 상기 하부 커버층의 두께(B) 사이의 비율, D/B는 0.021≤D/B≤0.422의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 전체 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로 규정할 때, 상기 세라믹 본체의 두께의 1/2(A)에 대한 상기 하부 커버층의 두께(B)의 비율, B/A는 0.329≤B/A≤1.522의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2을 C로 규정할 때, 상기 하부 커버층의 두께(B)에 대한 상기 액티브층의 두께의 1/2(C)의 비율, C/B는 0.146≤C/B≤2.458의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 전압 인가시 상기 액티브층의 중심부에서 발생하는 변형율과 상기 하부 커버층에서 발생하는 변형율의 차이에 의해, 상기 세라믹 본체의 양 단면에 형성된 변곡점이 상기 세라믹 본체의 두께의 중심부 이하에서 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 적층수는 150층 이상일 수 있다.
본 발명의 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며, 상기 적층 세라믹 커패시터는, 평균 두께가 0.2 내지 2.0 μm인 복수의 유전체층이 적층된 세라믹 본체와, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과, 상기 액티브층의 상부에 형성된 상부 커버층과, 상기 액티브층의 하부에 상기 상부 커버층에 비해 두껍게 형성된 하부 커버층과, 상기 세라믹 본체의 양 단면에 형성되며 상기 제1 및 제2 전극 패드와 솔더링으로 연결된 제1 및 제2 외부 전극을 포함하며, 상기 하부 커버층에 인접한 최외층 내부전극은 상부 또는 하부면에 산화층이 형성되어 있으며, 상기 세라믹 본체의 길이-두께 방향 단면에 있어서 상기 최외층 내부전극의 길이를 Le, 두께를 te 및 상기 산화층의 길이를 Lo, 두께를 to라 규정할 때, 50%〈 Lo/Le×100 및 30%〈 to/te×100〈 80% 을 만족하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 전체 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2을 C로, 상기 상부 커버층의 두께를 D로, 규정할 때, 상기 액티브층의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 하부 커버층의 두께를 B로, 상기 상부 커버층의 두께를 D로 규정할 때, 상기 상부 커버층의 두께(D)와 상기 하부 커버층의 두께(B) 사이의 비율, D/B는 0.021≤D/B≤0.422의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 전체 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로 규정할 때, 상기 세라믹 본체의 두께의 1/2(A)에 대한 상기 하부 커버층의 두께(B)의 비율, B/A는 0.329≤B/A≤1.522의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2을 C로 규정할 때, 상기 하부 커버층의 두께(B)에 대한 상기 액티브층의 두께의 1/2(C)의 비율, C/B는 0.146≤C/B≤2.458의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 전압 인가시 상기 액티브층의 중심부에서 발생하는 변형율과 상기 하부 커버층에서 발생하는 변형율의 차이에 의해, 상기 세라믹 본체의 양 단면에 형성된 변곡점이 상기 세라믹 본체의 두께의 중심부 이하에서 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 적층수는 150층 이상일 수 있다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터에서 발생되는 진동을 감소시켜 인쇄회로기판 실장시 어쿠스틱 노이즈를 감소시키면서, 실장 기판의 조립성을 향상시키고 실장 기판의 불량율을 줄일 수 있는 효과가 있다.
또한, 본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터에서 하부 커버층에 인접한 최외층 내부전극과 상기 최외층 내부전극 상부 또는 하부에 형성되는 산화층의 길이 및 두께를 조절함으로써, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 길이 방향으로 절단하여 도시한 단면도이다.
도 3은 도 2의 S 영역을 확대한 확대도이다.
도 4는 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수 관계를 설명하기 위해 도 1의 적층 세라믹 커패시터를 길이 방향으로 절단하여 개략적으로 도시한 단면도이다.
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 도 4의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
도 7은 도 4의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 상태에서 전압이 인가되어 적층 세라믹 커패시터가 변형되는 모습을 개략적으로 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 좌우 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 좌우 측면으로 설정하여 함께 설명하기로 한다.
또한, 세라믹 본체의 상부 커버층이 형성된 상면을 ST 및 하부 커버층이 형성된 하면을 SB 로 나타내기로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 길이 방향으로 절단하여 도시한 단면도이다.
도 3은 도 2의 S 영역을 확대한 확대도이다.
도 4는 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수 관계를 설명하기 위해 도 1의 적층 세라믹 커패시터를 길이 방향으로 절단하여 개략적으로 도시한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122)을 갖는 액티브층(115), 상부 및 하부 커버층(112, 113) 및 세라믹 본체(110)의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층(115)과, 상하 마진부로서 액티브층(115)의 상하부에 각각 형성된 상부 및 하부 커버층(112, 113)으로 구성될 수 있다.
상기 액티브층(115)은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(131, 132)을 반복적으로 적층하여 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 평균 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으나, 1 층의 평균 두께는 소성 후 0.2 내지 2.0 μm일 수 있다.
상기 유전체층(111)의 평균 두께는 도 2와 같이 세라믹 본체(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상기 유전체층(111)의 평균 두께가 0.2 내지 2.0 μm를 만족함으로써, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
상기 유전체층(111)의 평균 두께가 0.2 μm 미만의 경우에는 내부전극 간의 거리가 가까워 쇼트 불량이 발생할 수 있으며, 2.0 μm를 초과하는 경우에는 고용량 적층 세라믹 커패시터를 구현할 수 없다.
또한, 상기 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상기 상부 및 하부 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층(115)의 상하 면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
또한, 상기 하부 커버층(113)은 상기 상부 커버층(112) 보다 유전체층의 적층 수를 더 늘림으로써 상기 상부 커버층에 비해 더 두꺼운 두께를 가질 수 있다.
한편, 상기 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
또한, 상기 제1 및 제2 내부 전극(121, 122)은 유전체층(111)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 상기 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 상기 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 하부 커버층(113)에 인접한 최외층 내부전극(122)은 상부 또는 하부면에 산화층(123)이 형성되어 있으며, 상기 세라믹 본체(110)의 길이-두께 방향 단면에 있어서 상기 최외층 내부전극(122)의 길이를 Le, 두께를 te 및 상기 산화층(123)의 길이를 Lo, 두께를 to라 규정할 때, 50%〈 Lo/Le×100 및 30%〈 to/te×100〈 80% 을 만족할 수 있다.
일반적으로, 어쿠스틱 노이즈를 감소하기 위해 적층 세라믹 커패시터의 하부 커버층을 증가시킨 형태의 제품의 경우 고용량 구현을 위해 적층수가 증가하거나 유전체가 박층화됨에 따라 소성 과정에서 크랙 또는 딜라미네이션(Delamination) 불량 발생 및 절연파괴전압(Breakdown Voltage, BDV)이 저하되는 문제가 있었다.
그러나, 본 발명의 일 실시형태에 따르면 상기 하부 커버층(113)에 인접한 최외층 내부전극(122)은 상부 또는 하부면에 산화층(123)이 형성되어 있으며, 상기 세라믹 본체(110)의 길이-두께 방향 단면에 있어서 상기 최외층 내부전극(122)의 길이를 Le, 두께를 te 및 상기 산화층(123)의 길이를 Lo, 두께를 to라 규정할 때, 50%〈 Lo/Le×100 및 30%〈 to/te×100〈 80%을 만족하도록 조절함으로써, 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 구현할 수 있다.
상기 하부 커버층(113)에 인접한 최외층 내부전극(122)의 길이, 두께 및 상기 산화층(123)의 길이, 두께는 도 2와 같이 세라믹 본체(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 스캔한 이미지에서 추출된 하부 커버층(113)에 인접한 최외층 내부전극(122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 상기 하부 커버층(113)에 인접한 최외층 내부전극(122)의 길이 및 상기 산화층(123)의 길이는 상기 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 스캔한 이미지에서 추출된 하부 커버층(113)에 인접한 최외층 내부전극(122)에 대해서, 각각 측정할 수 있다.
상기 하부 커버층(113)에 인접한 최외층 내부전극(122)의 길이 대비 상기 산화층(123)의 길이의 비(Lo/Le×100)가 50% 이하의 경우에는 크랙 또는 딜라미네이션(Delamination) 불량이 발생하여 신뢰성에 문제가 생길 수 있다.
또한, 상기 하부 커버층(113)에 인접한 최외층 내부전극(122)의 두께 대비 상기 산화층(123)의 두께의 비(to/te×100)가 30% 이하의 경우에는 크랙 또는 딜라미네이션(Delamination) 불량이 발생하여 신뢰성에 문제가 생길 수 있다.
한편, 상기 하부 커버층(113)에 인접한 최외층 내부전극(122)의 두께 대비 상기 산화층(123)의 두께의 비(to/te×100)가 80% 이상의 경우에는 크랙 또는 딜라미네이션(Delamination) 불량이 발생하여 신뢰성에 문제가 생길 수 있으며, 고용량 적층 세라믹 커패시터를 구현할 수 없다.
이하, 본 실시 형태에 따른 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수와 어코스틱 노이즈에 대한 관계를 설명한다.
도 4를 참조하면, 세라믹 본체(110)의 전체 두께의 1/2를 A로, 하부 커버층(113)의 두께를 B로, 액티브층(115)의 전체 두께의 1/2를 C로, 상부 커버층(112)의 두께를 D로 규정한다.
여기서, 세라믹 본체(110)의 전체 두께는 세라믹 본체(110)의 상면(ST)에서 하면(SB)까지의 거리를 의미하고, 액티브층(115)의 전체 두께는 액티브층(115)의 최상부에 형성된 제1 내부 전극(121)의 상면에서 액티브층(115)의 최하부에 형성된 제2 내부 전극(122)의 하면까지의 거리를 의미한다.
또한, 하부 커버층(113)의 두께(B)는 액티브층(115)의 두께 방향의 최하부에 형성된 제2 내부 전극(122)의 하면에서 세라믹 본체(110)의 하면(SB)까지의 거리를 의미하고, 상부 커버층(112)의 두께(D)는 액티브층(115)의 두께 방향의 최상부에 형성된 제1 내부 전극(121)의 상면에서 세라믹 본체(110)의 상면(ST)까지의 거리를 의미한다.
적층 칩 커패시터(100)의 양 단부에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
여기서, 액티브층(115)의 중심부는 제1 및 제2 외부 전극(131, 132)의 길이 방향의 양 단부에서 가장 최대로 팽창과 수축되는 부분으로 어쿠스틱 노이즈 발생의 원인이 되는 인자가 된다.
즉, 본 실시 형태에서는 어쿠스틱 노이즈를 감소시키기 위해, 전압이 인가되어 액티브층(115)의 중심부(CLA)에서 발생하는 변형율과 하부 커버층(113)에서의 발생하는 변형율의 차이에 의해 세라믹 본체(110)의 양 단면에 형성된 변곡점(PI: point of inflection)이 세라믹 본체(110)의 두께의 중심부(CLC) 이하에서 형성될 수 있다.
이때, 어쿠스틱 노이즈를 더 감소시키기 위해, 액티브층(115)의 중심부(CLA)가 세라믹 본체(110)의 중심부(CLC)로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하는 것이 바람직하다.
또한, 상부 커버층(112)의 두께(D)와 하부 커버층(113)의 두께(B) 사이의 비율, D/B는 0.021≤D/B≤0.422의 범위를 만족할 수 있다.
또한, 세라믹 본체(110)의 두께의 1/2(A)에 대한 하부 커버층(113)의 두께(B)의 비율, B/A는 0.329≤B/A≤1.522의 범위를 만족할 수 있다.
또한, 하부 커버층(113)의 두께(B)에 대한 액티브층(115)의 두께의 1/2(C)의 비율, C/B는 0.146≤C/B≤2.458의 범위를 만족할 수 있다.
실험예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 내부 전극을 형성한다.
상기 세라믹 그린 시트를 약 370 층으로 적층하되, 내부 전극이 형성되지 않은 세라믹 그린 시트를 내부 전극이 형성된 세라믹 그린 시트의 하부에서 상부보다 더 많이 적층을 하였다. 이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
이후, 1200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.64 mm ×0.88 mm(L×W, 1608 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 어쿠스틱 노이즈 측정을 실시하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
샘플 A
(㎛)		 B
(㎛)		 C
(㎛)		 D
(㎛)		 (B+C)/A B/A D/B C/B AN
(dB)		 용량
구현율
1* 405.5 40.2 365.4 39.9 1.000 0.099 0.993 9.090 29.5 OK
2* 436.0 70.4 365.9 69.7 1.001 0.161 0.990 5.197 25.7 OK
3* 455.5 90.8 364.3 91.5 0.999 0.199 1.008 4.012 23.1 OK
4* 508.1 24.9 361.1 269.1 0.760 0.049 10.807 14.502 31.2 OK
5* 456.6 25.2 360.1 167.8 0.844 0.055 6.659 14.290 32.5 OK
6* 527.3 30.2 191.0 642.4 0.419 0.057 21.272 6.325 30.3 OK
7* 414.5 30.9 188.8 420.4 0.530 0.075 13.605 6.110 30.5 OK
8* 516.2 39.4 360.7 271.5 0.775 0.076 6.891 9.155 28.2 OK
9* 446.0 39.8 365.5 121.2 0.909 0.089 3.045 9.183 29.1 OK
10* 469.1 40.6 364.2 169.1 0.863 0.087 4.165 8.970 27.9 OK
11* 416.2 40.7 360.7 70.3 0.964 0.098 1.727 8.862 28.4 OK
12* 428.3 40.8 360.0 95.7 0.936 0.095 2.346 8.824 28.9 OK
13* 495.9 40.9 364.9 221.0 0.818 0.082 5.403 8.922 28.1 OK
14* 435.9 25.0 421.3 4.2 1.024 0.057 0.168 16.852 31.6 OK
15* 420.7 70.4 365.9 39.1 1.037 0.167 0.555 5.197 25.7 OK
16 431.7 94.8 364.3 40.0 1.063 0.220 0.422 3.843 19.9 OK
17 443.0 103.8 389.1 4.0 1.113 0.234 0.039 3.749 19.3 OK
18 443.7 119.8 363.2 41.1 1.089 0.270 0.343 3.032 18.7 OK
19 447.1 147.3 362.1 22.7 1.139 0.329 0.154 2.458 17.9 OK
20 452.8 164.7 360.2 20.4 1.159 0.364 0.124 2.187 17.3 OK
21 448.7 170.3 361.0 5.1 1.184 0.380 0.030 2.120 17.2 OK
22 470.7 170.4 365.4 40.2 1.138 0.362 0.236 2.144 17.4 OK
23 491.9 220.3 360.8 41.8 1.181 0.448 0.190 1.638 16.9 OK
24 500.6 270.2 360.5 9.9 1.260 0.540 0.037 1.334 16.8 OK
25 516.9 270.4 361.8 39.7 1.223 0.523 0.147 1.338 16.7 OK
26 502.1 364.9 312.3 14.7 1.349 0.727 0.040 0.856 16.6 OK
27 407.5 421.8 189.1 14.9 1.499 1.035 0.035 0.448 16.6 OK
28 445.8 493.3 179.3 39.7 1.509 1.107 0.080 0.363 16.5 OK
29 483.7 632.0 160.1 15.2 1.638 1.307 0.024 0.253 16.4 OK
30 520.0 643.4 190.7 15.2 1.604 1.237 0.024 0.296 16.4 OK
31 486.4 685.3 121.1 45.3 1.658 1.409 0.066 0.177 16.4 OK
32 507.2 742.7 120.8 30.1 1.702 1.464 0.041 0.163 16.4 OK
33 515.2 773.9 118.2 20.1 1.732 1.502 0.026 0.153 16.4 OK
34 524.5 798.2 116.9 16.9 1.745 1.522 0.021 0.146 16.3 OK
35* 533.4 832.4 109.8 14.8 1.766 1.561 0.018 0.132 16.3 NG
36* 533.3 841.1 105.3 14.9 1.775 1.577 0.018 0.125 16.3 NG
37* 534.1 849.7 101.2 16.1 1.780 1.591 0.019 0.119 16.3 NG
*는 비교 예, AN: 어코스틱 노이즈(acoustic noise)
상기 표 1의 데이터는 도 3과 같이 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 폭 방향(W)의 중심부에서 길이 방향(L) 및 두께 방향(T)으로 절개한 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 찍은 사진을 기준으로 각각의 치수를 측정하였다.
여기서 A, B, C 및 D는 상기에서 설명한 바와 같이, 세라믹 본체(110)의 전체 두께의 1/2을 A로, 하부 커버층(113)의 두께를 B로, 액티브층(115)의 전체 두께의 1/2을 C로, 상부 커버층(112)의 두께를 D로 규정하였다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판 당 1개의 시료(적층 칩 커패시터)를 상하 방향으로 구분하여 인쇄 회로 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다.
그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 시료의 양 단자에 DC 전압 및 전압 변동을 인가하였다. 상기 인쇄 회로 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
상기 표 1에서, 샘플 1 내지 3은 하부 커버층(113)의 두께(B)와 상부 커버층(112)의 두께(D)가 거의 유사한 커버 대칭 구조를 갖는 비교 예이고, 샘플 4 내지 13은 상부 커버층(112)의 두께(D)가 하부 커버층의 두께(B)보다 두꺼운 구조를 갖는 비교 예이다.
그리고, 샘플 14, 15 및 35 내지 37은 하부 커버층(113)의 두께(B)가 상부 커버층(112)의 두께(D)보다 두꺼운 구조를 갖는 비교 예이고, 샘플 16 내지 34는 본 발명의 실시 형태에 따른 실시 예이다.
여기서, (B+C)/A 값이 거의 1인 경우는 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 크게 벗어나지 않음을 의미한다. 하부 커버층(113)의 두께(B)와 상부 커버층(112)의 두께(D)가 거의 유사한 커버 대칭 구조를 갖는 샘플 1 내지 3의 (B+C)/A 값은 거의 1이다.
(B+C)/A 값이 1보다 크면 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 상부 방향으로 벗어났음을 의미하고, (B+C)/A 값이 1보다 작으면 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 하부 방향으로 벗어났음을 의미할 수 있다.
상기 표 1을 참조하면, 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하는 실시 예인 샘플 16 내지 34에서 어쿠스틱 노이즈가 20 dB 미만으로 현저히 줄어드는 것을 확인할 수 있다.
또한, 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A가 1.063 미만인 샘플 1 내지 15는 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 거의 벗어나지 않았거나, 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 하부 방향으로 벗어난 구조를 갖는다.
상기 (B+C)/A가 1.063 미만인 샘플 1 내지 15는 어쿠스틱 노이즈가 25 내지 32.5 dB로서 본 발명에 따른 실시 예에 비해 어쿠스틱 노이즈 감소 효과가 없음을 알 수 있다.
또한, 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A가 1.745를 초과하는 샘플 35 내지 37의 경우에는 목표 용량 대비 정전 용량이 낮아서 용량 불량이 발생하였다.
상기 표 1에서, 용량 구현율(즉, 목표 용량 대비 정전 용량의 비율)이 "NG"로 표시된 것은 목표 용량치를 100 %라고 할 때, 목표 용량 대비 정전 용량 값이 80 % 미만인 경우를 의미한다.
또한, 상부 커버층(112)의 두께(D)와 하부 커버층(113)의 두께(B)의 비율(D/B)이 0.021≤D/B≤0.422의 범위를 만족하는 실시 예들은 어쿠스틱 노이즈가 현저히 줄어드는 것을 알 수 있다.
반면에, 상부 커버층(112)의 두께(D)와 하부 커버층(113)의 두께(B)의 비율(D/B)이 0.422를 초과하는 비교 예들은 어쿠스틱 노이즈 감소 효과가 없음을 알 수 있다.
상부 커버층(112)의 두께(D)와 하부 커버층(113)의 두께(B)의 비율(D/B)이 0.021 미만의 경우에는 상부 커버층(112)의 두께(D)에 비해 하부 커버층(113)의 두께(B)가 지나치게 커서 크랙 또는 디라미네이션 발생할 수 있으며, 목표 용량 대비 정전 용량이 낮아서 용량 불량이 발생할 수도 있다.
실시 예 중에서 세라믹 본체(110)의 두께(A)에 대한 하부 커버층(113)의 두께(B)의 비율(B/A) 및 하부 커버층(113)의 두께(B)에 대한 액티브층(115)의 두께(C)의 비율(C/B) 각각이 0.329≤B/A≤1.522 및 0.146≤C/B≤2.458의 범위를 만족하는 실시 예인 샘플 19 내지 34는 어쿠스틱 노이즈가 18 dB 미만으로 더 줄어드는 것을 알 수 있다.
반면에, 세라믹 본체(110)의 두께(A)에 대한 하부 커버층(113)의 두께(B)의 비율(B/A)이 1.522를 초과하거나 하부 커버층(113)의 두께(B)에 대한 액티브층(115)의 두께(C)의 비율(C/B)이 0.146 미만인 샘플 35 내지 37의 경우에는 목표 용량 대비 정전 용량이 낮아서 용량 불량이 발생하는 문제점이 있었다.
하기 표 2는 상기 하부 커버층(113)에 인접한 최외층 내부전극(122)의 길이 대비 상기 산화층(123)의 길이의 비(Lo/Le×100) 및 상기 하부 커버층(113)에 인접한 최외층 내부전극(122)의 두께 대비 상기 산화층(123)의 두께의 비(to/te×100)에 따른 적층 세라믹 커패시터 샘플의 크랙 발생률 및 정전 용량을 비교한 것이다.
상기 정전 용량은 목표로 하는 정전 용량 대비 90% 이상일 경우를 OK 및 90% 미만의 경우를 NG로 표시하였다.
샘플 최외층 내부전극 길이 대비 산화층 길이 비율
(%)		 최외층 내부전극 두께 대비 산화층 두께 비율
(%)		 크랙 발생률
(%)		 정전 용량
*1 25 9.2 22 OK
*2 39 16.5 16 OK
*3 41 26.5 6 OK
4 51 30.4 0 OK
5 72 46.2 0 OK
6 85 52.6 0 OK
7 96 58.4 0 OK
8 100 65.7 0 OK
9 100 79.6 0 OK
*10 100 83.2 4 OK
*11 100 89.4 8 NG
*12 100 98.5 14 NG
*는 비교 예
상기 표 2를 참조하면, 샘플 1, 2, 3, 10, 11 및 12는 본 발명의 수치 범위를 벗어나는 것으로서, 크랙 발생률이 높아 신뢰성에 문제가 있음을 알 수 있다.
특히, 샘플 11 및 12는 목표로 하는 정전 용량을 얻을 수 없어 고용량 적층 세라믹 커패시터를 구현할 수 없음을 알 수 있다.
한편, 샘플 4 내지 9는 본 발명의 수치 범위 내로서, 크랙 발생률이 낮아 신뢰성이 우수하며, 고용량 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다.
적층 세라믹 커패시터의 실장 기판
도 5 및 도 6을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 적층 세라믹 커패시터(100)는 하부 커버층(113)이 하측에 배치되며 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 인쇄회로기판(21)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더링(230)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더링(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
도 7을 참조하면, 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 양 단부에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
여기서, 액티브층(115)의 중심부는 제1 및 제2 외부 전극(131, 132)의 길이 방향의 양 단부에서 가장 최대로 팽창과 수축되는 부분으로 어쿠스틱 노이즈 발생의 원인이 되는 인자가 된다.
적층 세라믹 커패시터(100)의 길이 방향의 양 단면이 최대로 팽창되면, 솔더링(230)의 상부는 팽창에 의해 외부로 밀려나는 힘(?)이 생기고, 솔더링(230)의 하부는 팽창에 의해 외부로 밀려나는 힘에 의해 외부 전극으로 미는 수축되는 힘(?)이 생기게 된다.
따라서, 본 실시 형태에서와 같이, 전압이 인가되어 액티브층(115)의 중심부(CLA)에서 발생하는 변형율과 하부 커버층(113)에서의 발생하는 변형율의 차이에 의해 세라믹 본체(110)의 양 단면에 형성된 변곡점이 솔더링(230)의 높이 이하에서 형성되면 어쿠스틱 노이즈를 더 감소시킬 수 있게 된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112 ; 상부 커버층
113 ; 하부 커버층 115 ; 액티브층
121, 122 ; 제1 및 제2 내부 전극
123 ; 산화층
131, 132 ; 제1 및 제2 외부 전극 200 ; 실장 기판
210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링

Claims (14)

  1. 평균 두께가 0.2 내지 2.0 μm인 복수의 유전체층이 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층;
    상기 액티브층의 상부에 형성된 상부 커버층;
    상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 및
    상기 세라믹 본체의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극;을 포함하며,
    상기 하부 커버층에 인접한 최외층 내부전극은 상부 또는 하부면에 산화층이 형성되어 있으며, 상기 세라믹 본체의 길이-두께 방향 단면에 있어서 상기 최외층 내부전극의 길이를 Le, 두께를 te 및 상기 산화층의 길이를 Lo, 두께를 to라 규정할 때, 50%〈 Lo/Le×100 및 30%〈 to/te×100〈 80% 을 만족하며, 상기 세라믹 본체의 전체 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2을 C로, 상기 상부 커버층의 두께를 D로, 규정할 때, 상기 액티브층의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하는 적층 세라믹 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 하부 커버층의 두께를 B로, 상기 상부 커버층의 두께를 D로 규정할 때,
    상기 상부 커버층의 두께(D)와 상기 하부 커버층의 두께(B) 사이의 비율, D/B는 0.021≤D/B≤0.422의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 세라믹 본체의 전체 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로 규정할 때,
    상기 세라믹 본체의 두께의 1/2(A)에 대한 상기 하부 커버층의 두께(B)의 비율, B/A는 0.329≤B/A≤1.522의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2을 C로 규정할 때,
    상기 하부 커버층의 두께(B)에 대한 상기 액티브층의 두께의 1/2(C)의 비율, C/B는 0.146≤C/B≤2.458의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    전압 인가시 상기 액티브층의 중심부에서 발생하는 변형율과 상기 하부 커버층에서 발생하는 변형율의 차이에 의해, 상기 세라믹 본체의 양 단면에 형성된 변곡점이 상기 세라믹 본체의 두께의 중심부 이하에서 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 유전체층의 적층수는 150층 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터; 를 포함하며,
    상기 적층 세라믹 커패시터는, 평균 두께가 0.2 내지 2.0 μm인 복수의 유전체층이 적층된 세라믹 본체와, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 액티브층과, 상기 액티브층의 상부에 형성된 상부 커버층과, 상기 액티브층의 하부에 상기 상부 커버층에 비해 두껍게 형성된 하부 커버층과, 상기 세라믹 본체의 양 단면에 형성되며 상기 제1 및 제2 전극 패드와 솔더링으로 연결된 제1 및 제2 외부 전극을 포함하며,
    상기 하부 커버층에 인접한 최외층 내부전극은 상부 또는 하부면에 산화층이 형성되어 있으며, 상기 세라믹 본체의 길이-두께 방향 단면에 있어서 상기 최외층 내부전극의 길이를 Le, 두께를 te 및 상기 산화층의 길이를 Lo, 두께를 to라 규정할 때, 50%〈 Lo/Le×100 및 30%〈 to/te×100〈 80% 을 만족하며, 상기 세라믹 본체의 전체 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2을 C로, 상기 상부 커버층의 두께를 D로, 규정할 때, 상기 액티브층의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.063≤(B+C)/A≤1.745의 범위를 만족하는 적층 세라믹 커패시터의 실장 기판.
  9. 삭제
  10. 제8항에 있어서,
    상기 하부 커버층의 두께를 B로, 상기 상부 커버층의 두께를 D로 규정할 때,
    상기 상부 커버층의 두께(D)와 상기 하부 커버층의 두께(B) 사이의 비율, D/B는 0.021≤D/B≤0.422의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  11. 제8항에 있어서,
    상기 세라믹 본체의 전체 두께의 1/2을 A로, 상기 하부 커버층의 두께를 B로 규정할 때,
    상기 세라믹 본체의 두께의 1/2(A)에 대한 상기 하부 커버층의 두께(B)의 비율, B/A는 0.329≤B/A≤1.522의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  12. 제8항에 있어서,
    상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2을 C로 규정할 때,
    상기 하부 커버층의 두께(B)에 대한 상기 액티브층의 두께의 1/2(C)의 비율, C/B는 0.146≤C/B≤2.458의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  13. 제8항에 있어서,
    전압 인가시 상기 액티브층의 중심부에서 발생하는 변형율과 상기 하부 커버층에서 발생하는 변형율의 차이에 의해, 상기 세라믹 본체의 양 단면에 형성된 변곡점이 상기 솔더링의 높이 이하에서 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  14. 제8항에 있어서,
    상기 유전체층의 적층수는 150층 이상인 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101823246B1 (ko) * 2016-06-21 2018-01-29 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
JP2018063969A (ja) * 2016-10-11 2018-04-19 株式会社村田製作所 積層セラミックコンデンサ
KR20180124456A (ko) * 2017-05-12 2018-11-21 삼성전기주식회사 적층 커패시터 및 그 실장 기판
KR20220084603A (ko) * 2020-12-14 2022-06-21 삼성전기주식회사 적층형 커패시터 및 그 실장 기판

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06215978A (ja) * 1993-01-21 1994-08-05 Murata Mfg Co Ltd 積層型コンデンサ
JP3207846B2 (ja) * 1989-10-18 2001-09-10 ティーディーケイ株式会社 積層型セラミックチップコンデンサおよびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340450A (ja) * 1999-05-26 2000-12-08 Kyocera Corp 積層セラミックコンデンサおよびその製造方法
US7092236B2 (en) 2005-01-20 2006-08-15 Samsung Electro-Mechanics Co., Ltd. Multilayer chip capacitor
WO2007037973A1 (en) 2005-09-28 2007-04-05 Ferro Corporation Cog dielectric composition for use with nickel electrodes
JP4933968B2 (ja) * 2007-07-04 2012-05-16 Ｔｄｋ株式会社 セラミック電子部品
KR101217820B1 (ko) * 2011-01-05 2013-01-21 삼화콘덴서공업주식회사 플렉시블 적층형 박막 커패시터를 이용한 임베디드 인쇄회로기판
KR101141361B1 (ko) * 2011-03-14 2012-05-03 삼성전기주식회사 적층형 세라믹 콘덴서 및 그 제조방법
JP5375877B2 (ja) 2011-05-25 2013-12-25 Ｔｄｋ株式会社 積層コンデンサ及び積層コンデンサの製造方法
KR101548771B1 (ko) * 2011-06-23 2015-09-01 삼성전기주식회사 칩 타입 적층 커패시터

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3207846B2 (ja) * 1989-10-18 2001-09-10 ティーディーケイ株式会社 積層型セラミックチップコンデンサおよびその製造方法
JPH06215978A (ja) * 1993-01-21 1994-08-05 Murata Mfg Co Ltd 積層型コンデンサ

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