KR101499723B1 - 적층 세라믹 커패시터의 실장 기판 - Google Patents

적층 세라믹 커패시터의 실장 기판 Download PDF

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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 및 상기 세라믹 본체의 양 단면에서 하면의 일부까지 연장되게 형성된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터; 및 상기 적층 세라믹 커패시터의 상기 제1 및 제2 외부 전극이 실장되게 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 을 포함하며, 상기 제1 및 제2 전극 패드는 상기 적층 세라믹 커패시터의 상기 세라믹 본체를 기준으로 서로 대각선으로 마주보는 위치에 배치된 적층 세라믹 커패시터의 실장 기판을 제공한다.

Description

적층 세라믹 커패시터의 실장 기판{MOUNTING CIRCUIT OF MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터의 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
하기 특허문헌 1은 적층체의 양 측면에 형성되어 제1 및 제2 내부 도체와 각각 전기적으로 연결된 제1 및 제2 측면 전극과, 제1 및 제2 측면 전극과 접속되며 적층체의 적어도 일 주면에 서로 대각선으로 마주보는 위치에 형성된 제1 및 제2 주면 전극을 포함하는 적층 세라믹 커패시터를 기재하고 있으나, 본 발명의 인쇄회로기판의 제1 및 제2 전극 패드가 세라믹 본체를 기준으로 서로 대각선으로 마주보게 배치된 구조에 대해서는 개시하지 않는다.
국내특허공개공보 2012-0024475
당 기술 분야에서는, 압전 현상에 의한 진동으로 발생되는 소음을 감소시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 및 상기 세라믹 본체의 양 단면에서 하면의 일부까지 연장되게 형성된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터; 및 상기 적층 세라믹 커패시터의 상기 제1 및 제2 외부 전극이 실장되게 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 을 포함하며, 상기 제1 및 제2 전극 패드는 상기 적층 세라믹 커패시터의 상기 세라믹 본체를 기준으로 서로 대각선으로 마주보는 위치에 배치된 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 다른 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 및 상기 세라믹 본체의 양 측면에서 하면의 일부까지 연장되게 형성된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터; 및 상기 적층 세라믹 커패시터의 상기 제1 및 제2 외부 전극이 실장되게 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 을 포함하며, 상기 제1 및 제2 전극 패드는 상기 적층 세라믹 커패시터의 상기 세라믹 본체를 기준으로 서로 대각선으로 마주보는 위치에 배치된 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 전극 패드는 상기 세라믹 본체의 길이 방향으로 서로 이격되게 형성될 수 있다.
이때, 상기 세라믹 본체의 길이 방향으로 상기 제1 및 제2 전극 패드 사이의 간격을 D로 규정할 때, 상기 D는, 50㎛≤D<300㎛의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 폭을 W로, 상기 세라믹 본체의 일 측면에 배치된 제1 전극 패드의 선단에서 타 측면에 배치된 제2 전극 패드의 선단까지의 거리를 S로 규정할 때, 상기 W와 S의 비율은, 0.58≤W/S≤1.00의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 상기 액티브층의 상부에 형성된 상부 커버층; 및 상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 상기 세라믹 본체의 전체 두께의 1/2를 A로, 상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2를 C로 규정할 때, 상기 액티브층의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.075≤(B+C)/A≤1.743의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 양 측면에서 양 단면의 일부까지 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터는, 상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 길이 방향을 따라 각각 이격되게 형성될 수 있다.
본 발명의 일 실시 형태에 따르면, 인쇄회로기판에 마련된 제1 및 제2 전극 패드를 적층 세라믹 커패시터의 세라믹 본체를 기준으로 서로 대각선으로 마주보는 위치에 배치함으로써, 적층 세라믹 커패시터에 발생되는 진동을 감소시켜 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 평면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 길이 방향으로 절단하여 도시한 단면도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판에 포함되는 구성 요소들의 치수 관계를 설명하기 위해 도 3의 적층 세라믹 커패시터의 실장 기판을 길이 방향으로 절단하여 개략적으로 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판의 평면도이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 도 2에서 세라믹 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 양 측면으로 설정하고, 인쇄회로기판이 배치된 방향을 하부로, 이와 대향되어 적층 세라믹 커패시터가 위치하는 방향을 상부로 설정하여 함께 설명하기로 한다.
적층 세라믹 커패시터의 실장 기판
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이고, 도 2는 도 1의 적층 세라믹 커패시터를 길이 방향으로 절단하여 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은, 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122)을 갖는 액티브층(115) 및 세라믹 본체(110)의 양 단면에서 실장 면인 하면의 일부까지 연장되게 형성된 제1 및 제2 외부 전극(131, 132)을 포함하는 적층 세라믹 커패시터(100) 및 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 실장되게 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210)을 포함한다.
이때, 제1 및 제2 전극 패드(221, 222)는 적층 세라믹 커패시터(100)의 세라믹 본체(110)를 기준으로 서로 대각선으로 마주보는 위치에 배치된다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층(115)과, 상하 마진부로서 액티브층(115)의 상하부에 각각 형성된 상부 및 하부 커버층(112, 113)으로 구성될 수 있다.
액티브층(115)은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(131, 132)을 반복적으로 적층하여 형성될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.01 내지 1.00 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상부 및 하부 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층(115)의 상하 면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 액티브층(115)에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 하면 뿐만 아니라 상면의 일부까지 연장되게 형성하여, 세라믹 본체를 상하 대칭 구조로 형성하여 인쇄회로기판(210)에 실장시 상하 방향성을 제거할 수 있다.
본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하게 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 세라믹 본체(110)를 기준으로 서로 대각선으로 마주보는 위치에 배치된 제1 및 제2 전극 패드(221, 222)를 포함한다.
또한, 제1 및 제2 전극 패드(221, 222)에서 세라믹 본체(110)의 하면이 아닌 외부로 노출되는 부분의 크기를 조절하면 솔더(230)의 크기 및 높이가 조절되어 적층 세라믹 커패시터(100)에서 인쇄회로기판(210)으로 전달되는 진동을 조절할 수 있다.
이때, 적층 세라믹 커패시터(100)는 하부 커버층(113)이 하측에 배치되며 제1 및 제2 외부 전극(131, 132)의 일부가 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 및 제2 전극 패드(221, 222)의 크기는 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)과 제1 및 제2 전극 패드(221, 222)를 연결하는 솔더(230)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
한편, 도 3을 참조하면, 하부 커버층(113)은 상부 커버층(112) 보다 유전체층의 적층 수를 더 늘림으로써 상부 커버층(112)에 비해 두꺼운 두께를 갖도록 형성될 수 있다.
이하, 도 3에 도시된 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터에 포함되는 구성 요소들의 치수와 어쿠스틱 노이즈에 대한 관계를 설명한다.
도 3을 참조하여 세라믹 본체(110)의 전체 두께의 1/2를 A로, 하부 커버층(113)의 두께를 B로, 액티브층(115)의 전체 두께의 1/2를 C로 규정한다.
여기서, 세라믹 본체(110)의 전체 두께는 세라믹 본체(110)의 상면에서 하면까지의 거리를 의미하고, 액티브층(115)의 전체 두께는 액티브층(115)의 최상부에 형성된 제1 내부 전극(121)의 상면에서 액티브층(115)의 최하부에 형성된 제2 내부 전극(122)의 하면까지의 거리를 의미한다.
또한, 하부 커버층(113)의 두께(B)는 액티브층(115)의 두께 방향의 최하부에 형성된 제2 내부 전극(122)의 하면에서 세라믹 본체(110)의 하면까지의 거리를 의미한다.
적층 세라믹 커패시터(100)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창 및 수축을 하게 되고, 세라믹 본체(110)의 양 단면은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
여기서, 액티브층(115)의 중심부는 제1 및 제2 외부 전극(131, 132)이 형성된 길이 방향의 양 단부에서 수축 및 팽창이 크게 발생하는 부분으로, 이 부분에 솔더가 접합될 경우 상기 솔더를 통해 세라믹 본체(110)의 길이 방향의 양 단부의 수축 및 팽창 거동이 인쇄회로기판으로 대부분 전달되므로 어쿠스틱 노이즈 발생이 크게 증가하게 된다.
즉, 본 실시 형태에서는 어쿠스틱 노이즈를 감소시키기 위해, 전압이 인가되어 액티브층(115)의 중심부(CLA)에서 발생하는 변형율과 하부 커버층(113)에서의 발생하는 변형율의 차이에 의해 세라믹 본체(110)의 양 단면에 형성된 변곡점(PI: point of inflection)이 세라믹 본체(110)의 두께의 중심부(CLC) 이하에서 형성될 수 있다.
이때, 어쿠스틱 노이즈를 더 감소시키기 위해, 액티브층(115)의 중심부(CLA)가 세라믹 본체(110)의 중심부(CLC)로부터 벗어난 비율, (B+C)/A는 1.075≤(B+C)/A≤1.743의 범위를 만족하는 것이 바람직하다.
본 발명의 다른 실시 형태의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 세라믹 그린 시트의 양 단면을 통해 번갈아 노출되도록 제1 및 제2 내부 전극(121, 122)을 형성한다.
상기 세라믹 그린 시트는 약 370 층으로 적층하여 적층체를 형성하되, 제1 및 제2 내부 전극(121, 122)이 형성되지 않은 세라믹 그린 시트를 제1 및 제2 내부 전극(121, 122)이 형성된 세라믹 그린 시트의 하부에서 상부보다 더 많이 적층 하였다.
이와 같이 형성된 적층체를 약 85 ℃에서 약 1,000 kgf/cm2 의 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
이후, 압착이 완료된 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230 ℃, 약 60 시간 유지하여 탈바인더를 진행하였다.
다음으로, 약 1,200 ℃에서 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 더미 패턴(123, 124)이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소 분압하 환원분위기에서 소성하여 세라믹 본체(110)를 마련하였다.
소성 후 세라믹 본체(110)의 사이즈는 길이×폭(L×W)은 약 1.64 mm ×0.88 mm(L×W, 1608 사이즈)이었다. 다음으로, 세라믹 본체(110)의 양 단면에 제1 및 제2 외부 전극(131, 132)을 각각 형성하는 공정을 거쳐 적층 세라믹 커패시터(100)로 제작한 후 인쇄회로기판(210)의 제1 및 제2 전극 패드(221, 222) 위에 제1 및 제2 외부 전극(131, 132)를 실장하였다.
여기서, 적층 세라믹 커패시터(100)의 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 어쿠스틱 노이즈 측정을 실시하였다.
Figure 112013073942036-pat00001
여기서, *는 비교 예, AN은 어쿠스틱 노이즈(acoustic noise)
상기 표 1의 데이터는 도 4에 도시된 바와 같이 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 폭 방향(W)의 중심부에서 길이 방향(L) 및 두께 방향(T)으로 절개한 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 찍은 사진을 기준으로 각각의 치수를 측정하였다.
여기서 A, B 및 C는 상기에서 설명한 바와 같이, 세라믹 본체(110)의 전체 두께의 1/2을 A로, 하부 커버층(113)의 두께를 B로, 액티브층(115)의 전체 두께의 1/2을 C로, 상부 커버층(112)의 두께를 D로 규정하였다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판당 1개의 샘플(적층 세라믹 커패시터)을 상하 방향으로 구분하여 인쇄 회로 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착하였다.
그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 샘플의 양 단자에 DC 전압 및 전압 변동을 인가하였다. 상기 인쇄 회로 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
상기 표 1에서, 샘플 1 내지 3은 하부 커버층(113)의 두께(B)와 상부 커버층(112)의 두께(D)가 거의 유사한 커버 대칭 구조를 갖는 비교 예이고, 샘플 4 내지 13은 상부 커버층(112)의 두께(D)가 하부 커버층(113)의 두께(B)보다 두꺼운 구조를 갖는 비교 예이다.
그리고, 샘플 14, 15 및 35 내지 37은 하부 커버층(113)의 두께(B)가 상부 커버층(112)의 두께(D)보다 두꺼운 구조를 갖는 비교 예이고, 샘플 16 내지 34는 본 발명의 실시 형태에 따른 실시 예이다.
여기서, (B+C)/A 값이 거의 1인 경우는 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 크게 벗어나지 않음을 의미한다. 하부 커버층(113)의 두께(B)와 상부 커버층(112)의 두께(D)가 거의 유사한 커버 대칭 구조를 갖는 샘플 1 내지 3의 (B+C)/A 값은 거의 1이다.
(B+C)/A 값이 1보다 크면 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 상부 방향으로 벗어났음을 의미하고, (B+C)/A 값이 1 보다 작으면 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 하부 방향으로 벗어났음을 의미할 수 있다.
상기 표 1을 참조하면, 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A는 1.075≤(B+C)/A≤1.743의 범위를 만족하는 실시 예인 샘플 16 내지 34에서 어쿠스틱 노이즈가 20 dB 미만으로 현저히 줄어드는 것을 확인할 수 있다.
또한, 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A가 1.075 미만인 샘플 1 내지 15는 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 거의 벗어나지 않았거나, 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 하부 방향으로 벗어난 구조를 갖는다.
상기 (B+C)/A가 1.075 미만인 샘플 1 내지 15는 어쿠스틱 노이즈가 25 내지 32.5 dB로서 본 발명에 따른 실시 예에 비해 어쿠스틱 노이즈 감소 효과가 없음을 알 수 있다.
또한, 액티브층(115)의 중심부가 세라믹 본체(110)의 중심부로부터 벗어난 비율, (B+C)/A가 1.743을 초과하는 샘플 35 내지 37의 경우에는 목표 용량 대비 정전 용량이 낮아서 용량 불량이 발생하였다.
상기 표 1에서, 용량 구현율(즉, 목표 용량 대비 정전 용량의 비율)이 "NG"로 표시된 것은 목표 용량치를 100 %라고 할 때, 목표 용량 대비 정전 용량 값이 80 % 미만인 경우를 의미한다.
변형예
도 5는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판의 평면도이다.
도 5를 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(100')는 복수의 제1 및 제2 내부 전극이 세라믹 본체(110')의 양 측면을 통해 번갈아 노출되도록 형성된다.
그리고, 제1 및 제2 외부 전극(131', 132')은 제1 및 제2 내부 전극의 노출된 부분과 접촉되도록 세라믹 본체(110')의 양 측면에서 실장 면인 하면의 일부까지 연장되게 형성된다.
여기서, 앞서 설명한 일 실시 형태와 동일한 구조, 즉 인쇄회로기판(210)과 제1 및 제2 전극 패드(221, 222)의 구성 및 배치된 위치 등에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
본 실시 형태의 적층 세라믹 커패시터(100')의 실장 기판(200)은, 세라믹 본체(110')의 폭을 W로, 세라믹 본체(110')의 일 측면에 배치된 제1 전극 패드(221)의 선단에서 타 측면에 배치된 제2 전극 패드(222)의 선단까지의 거리를 S로 규정할 때, 상기 W와 S의 비율은, 0.58≤W/S≤1.00의 범위를 만족할 수 있다.
# W S W/S 어쿠스틱
노이즈
1 700um 600um 1.17 32dB
2 700um 700um 1.00 27dB
3 700um 800um 0.88 24dB
4 700um 900um 0.78 23dB
5 700um 1000um 0.70 24dB
6 700um 1200um 0.58 28dB
7 700um 1500um 0.47 32dB
상기 표 2를 참조하면, 상기 W/S의 값이 0.58 미만인 샘플 7 및 상기 W/S의 값이 1.00을 초과하는 샘플 1의 경우 어쿠스틱 노이즈가 30 dB를 초과하는 것을 알 수 있다.
즉, 적층 세라믹 커패시터(100')의 진동이 기판으로 전달되는 효율은 솔더(230)의 양의 영향을 받게 되는데, 상기 표 3에 나타난 바와 같이, 상기 W/S의 값이 너무 크거나 작으면 솔더(230)의 양이 너무 적거나 많게 되어 어쿠스틱 노이즈가 증가됨을 알 수 있다.
본 실시 형태의 적층 세라믹 커패시터(100')의 실장 기판(200)은, 세라믹 본체(110)의 길이 방향으로 제1 전극 패드(221)와 제2 전극 패드(222) 사이의 간격을 D로 규정할 때, 상기 D는 50㎛≤D<300㎛의 범위를 만족할 수 있다.
# D 어쿠스틱 노이즈 실장 불량율
1 -20um 32dB 양호
2 0 um 31dB 양호
3 20um 29dB 양호
4 50um 24dB 양호
5 70um 23dB 양호
6 250um 22dB 양호
7 300um 21dB 불량
상기 표 3은 상기 D 값에 따른 어쿠스틱 노이즈 및 실장 불량율을 나타낸 것이다.
적층 세라믹 커패시터(100')의 진동은 서로 마주하는 제1 및 제2 외부 전극(131, 132)이 인쇄회로기판(210)에 접착되어 전달되는데, 상기 표 3을 참조하면, 상기 D가 50㎛ 이상일 때 이러한 적층 세라믹 커패시터(100') 진동의 인쇄회로기판(210)으로의 전달 효율이 저하되어 어쿠스틱 노이즈 감소 효과를 기대할 수 있게 된다.
또한, 본 실시 형태는 제1 및 제2 외부 전극(131, 132)이 인쇄회로기판(210)에 비대칭적으로 실장되기 때문에 상기 D가 300㎛ 이상이 되면 실장 불량이 발생할 수 있다.
도 6는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판의 평면도이다.
도 6을 참조하면, 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터(100")는 제1 및 제2 외부 전극(1310, 1311, 1320, 1321)이 세라믹 본체(110")의 길이 방향을 따라 각각 이격되게 한 쌍이 분리되어 형성될 수 있다.
이 경우, 인쇄회로기판에 실장되는 적층 세라믹 커패시터의 좌우 방향성을 제거할 수 있다.
여기서, 앞서 설명한 일 실시 형태와 동일한 구조, 즉 인쇄회로기판(210)과 제1 및 제2 전극 패드(221, 222)의 구성 및 배치된 위치 등에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100', 100" ; 적층 세라믹 커패시터
110, 110', 110" ; 세라믹 본체 111 ; 유전체층
112 ; 상부 커버층 113 ; 하부 커버층
115 ; 액티브층 121, 122 ; 제1 및 제2 내부 전극
131, 131', 1310, 1311 ; 제1 외부 전극
132, 132', 1320, 1321 ; 제2 외부 전극
200 ; 실장 기판 210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드 230 ; 솔더링

Claims (15)

  1. 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 상기 세라믹 본체의 양 단면에서 하면의 일부까지 연장되게 형성된 제1 및 제2 외부 전극; 상기 액티브층의 상부에 형성된 상부 커버층; 및 상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 을 포함하는 적층 세라믹 커패시터; 및
    상기 적층 세라믹 커패시터의 상기 제1 및 제2 외부 전극이 실장되게 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 을 포함하며,
    상기 제1 및 제2 전극 패드는 상기 적층 세라믹 커패시터의 상기 세라믹 본체를 기준으로 서로 대각선으로 마주보는 위치에 배치되며,
    상기 적층 세라믹 커패시터는, 상기 세라믹 본체의 전체 두께의 1/2를 A로, 상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2를 C로 규정할 때, 상기 액티브층의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.075≤(B+C)/A≤1.743의 범위를 만족하는 적층 세라믹 커패시터의 실장 기판.
  2. 삭제
  3. 삭제
  4. 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 및 상기 세라믹 본체의 양 측면에서 하면의 일부까지 연장되게 형성된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터; 및
    상기 적층 세라믹 커패시터의 상기 제1 및 제2 외부 전극이 실장되게 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 을 포함하며,
    상기 제1 및 제2 전극 패드는, 상기 적층 세라믹 커패시터의 상기 세라믹 본체를 기준으로 서로 대각선으로 마주보는 위치에 배치되고, 상기 세라믹 본체의 길이 방향으로 서로 이격되게 형성되며,
    상기 세라믹 본체의 길이 방향으로 상기 제1 및 제2 전극 패드 사이의 간격을 D로 규정할 때, 상기 D는 50㎛≤D<300㎛의 범위를 만족하는 적층 세라믹 커패시터의 실장 기판.
  5. 제4항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 양 측면에서 양 단면의 일부까지 연장되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  6. 제4항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 길이 방향을 따라 각각 이격되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
  7. 삭제
  8. 삭제
  9. 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 및 상기 세라믹 본체의 양 측면에서 하면의 일부까지 연장되게 형성된 제1 및 제2 외부 전극; 을 포함하는 적층 세라믹 커패시터; 및
    상기 적층 세라믹 커패시터의 상기 제1 및 제2 외부 전극이 실장되게 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 을 포함하며,
    상기 제1 및 제2 전극 패드는 상기 적층 세라믹 커패시터의 상기 세라믹 본체를 기준으로 서로 대각선으로 마주보는 위치에 배치되며,
    상기 세라믹 본체의 폭을 W로, 상기 세라믹 본체의 일 측면에 배치된 제1 전극 패드의 선단에서 타 측면에 배치된 제2 전극 패드의 선단까지의 거리를 S로 규정할 때, 상기 W와 S의 비율은, 0.58≤W/S≤1.00의 범위를 만족하는 적층 세라믹 커패시터의 실장 기판.
  10. 삭제
  11. 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되도록 형성된 복수의 제1 및 제2 내부 전극을 포함하는 액티브층; 상기 세라믹 본체의 양 측면에서 하면의 일부까지 연장되게 형성된 제1 및 제2 외부 전극; 상기 액티브층의 상부에 형성된 상부 커버층; 및 상기 액티브층의 하부에 형성되며, 상기 상부 커버층에 비해 두꺼운 두께를 갖는 하부 커버층; 을 포함하는 적층 세라믹 커패시터; 및
    상기 적층 세라믹 커패시터의 상기 제1 및 제2 외부 전극이 실장되게 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 을 포함하며,
    상기 제1 및 제2 전극 패드는 상기 적층 세라믹 커패시터의 상기 세라믹 본체를 기준으로 서로 대각선으로 마주보는 위치에 배치되며,
    상기 세라믹 본체의 전체 두께의 1/2를 A로, 상기 하부 커버층의 두께를 B로, 상기 액티브층의 전체 두께의 1/2를 C로 규정할 때, 상기 액티브층의 중심부가 상기 세라믹 본체의 중심부로부터 벗어난 비율, (B+C)/A는 1.075≤(B+C)/A≤1.743의 범위를 만족하는 적층 세라믹 커패시터의 실장 기판.
  12. 제9항 또는 제11항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 양 측면에서 양 단면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터의 실장 기판.
  13. 제9항 또는 제11항에 있어서,
    상기 적층 세라믹 커패시터는,
    상기 제1 및 제2 외부 전극이 상기 세라믹 본체의 길이 방향을 따라 각각 이격되게 형성되는 적층 세라믹 커패시터의 실장 기판.
  14. 제9항 또는 제11항에 있어서,
    상기 제1 및 제2 전극 패드는 상기 세라믹 본체의 길이 방향으로 서로 이격되게 형성되는 적층 세라믹 커패시터의 실장 기판.
  15. 제14항에 있어서,
    상기 세라믹 본체의 길이 방향으로 상기 제1 및 제2 전극 패드 사이의 간격을 D로 규정할 때, 상기 D는, 50㎛≤D<300㎛의 범위를 만족하는 적층 세라믹 커패시터의 실장 기판.
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