KR20220084603A - 적층형 커패시터 및 그 실장 기판 - Google Patents

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KR20220084603A KR1020200174230A KR20200174230A KR20220084603A KR 20220084603 A KR20220084603 A KR 20220084603A KR 1020200174230 A KR1020200174230 A KR 1020200174230A KR 20200174230 A KR20200174230 A KR 20200174230A KR 20220084603 A KR20220084603 A KR 20220084603A
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capacitor
multilayer capacitor
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변만수
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삼성전기주식회사
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Abstract

본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 방향에 수직한 제2 방향으로 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 방향에 수직한 제3 방향으로 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 제3 및 제4 면을 각각 커버하도록 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제1 면에 배치되는 절연체; 를 포함하고, 상기 커패시터 바디는 제1 및 제2 내부 전극이 상기 제1 방향으로 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하에 배치되는 상부 및 하부 커버를 포함하고, 상기 액티브 영역의 상기 제2 방향 길이를 La, 상기 커패시터 바디에서 상기 제2 방향의 한쪽 마진 길이를 Lm, 상기 액티브 영역의 상기 제1 방향의 높이를 Te로, 상기 커패시터 바디의 하부 커버의 두께를 Tc, 상기 절연체의 두께를 Te로 정의할 때, 변위상대지수인 ((La/Lm)-(Ta/Tc))/Te)2가 0.003 내지 0.055를 만족하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD FOR MOUNTING THE SAME}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이러한 적층형 커패시터는 소형화가 가능하면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로서 널리 사용된다.
이때, 상기 유전체층은 강유전체를 사용하여 압전성을 갖기 때문에, 상기 적층형 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 커패시터 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층형 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
국내공개특허공보 2020-0102319 국내등록특허공보 10-1422928
본 발명의 목적은 어쿠스틱 노이즈를 저감시키고 휨 강도를 개선한 적층형 커패시터 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 방향에 수직한 제2 방향으로 서로 대향하는 제3 및 제4 면, 상기 제1 방향에 수직한 제3 방향으로 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 제3 및 제4 면을 각각 커버하도록 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및 상기 커패시터 바디의 제1 면에 배치되는 절연체; 를 포함하고, 상기 커패시터 바디는 제1 및 제2 내부 전극이 상기 제1 방향으로 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하에 배치되는 상부 및 하부 커버를 포함하고, 상기 액티브 영역의 상기 제2 방향 길이를 La, 상기 커패시터 바디에서 상기 제2 방향의 한쪽 마진 길이를 Lm, 상기 액티브 영역의 상기 제1 방향의 높이를 Te로, 상기 커패시터 바디의 하부 커버의 두께를 Tc, 상기 절연체의 두께를 Te로 정의할 때, 변위상대지수인 ((La/Lm)-(Ta/Tc))/Te)2가 0.003 내지 0.055를 만족하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 외부 전극과 상기 절연체의 일 단부를 커버하는 제1 도전성 수지층; 및 상기 제2 외부 전극과 상기 절연체의 타 단부를 커버하는 제2 도전성 수지층; 을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 외부 전극은, 상기 커패시터 바디의 제3 면에 배치되는 제1 접속부; 및 상기 제1 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 밴드부; 를 포함하고, 상기 제2 외부 전극은, 상기 커패시터 바디의 제4 면에 배치되는 제2 접속부; 및 상기 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제2 밴드부; 를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 절연체가 상기 제1 및 제2 밴드부를 커버하도록 상기 커패시터 바디의 제1 면에 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 절연체의 두께가 16㎛ 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극이 구리(Cu)를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층이 도전성 금속과 수지를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극이 구리(Cu)를 포함하고, 상기 제1 및 제2 도전성 수지층이 도전성 금속과 수지를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 절연체가 상기 커패시터 바디와 상이한 재료로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 절연체가 상기 커패시터 바디에 포함되는 유전체 보다 더 플렉시블(flexible)한 재료로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 절연체가 에폭시로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 도금층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층은, 상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 적층형 커패시터는, 상기 커패시터 바디의 제3 및 제4 면에 수직인 방향으로의 길이가 1.0mm 이하이고, 상기 커패시터 바디의 제5 및 제6 면에 수직인 방향으로의 길이가 0.5mm 이하일 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 적층형 커패시터; 를 포함하고, 상기 적층형 커패시터의 제1 및 제2 도금층이 상기 제1 및 제2 전극 패드에 각각 접속되도록 실장되는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에 따르면, 적층형 커패시터의 어쿠스틱 노이즈를 저감시키고 휨 감도를 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 제1 및 제2 내부 전극을 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 변위상대지수의 변화에 따른 어쿠스틱 노이즈를 나타낸 그래프이다.
도 5는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 예에서, Z방향은 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 제1 및 제2 내부 전극을 나타낸 평면도이고, 도 3은 도 1의 I-I'선 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 절연체(150)를 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.
또한, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 도면 상에서 커패시터 바디(110)의 하면인 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 제1 및 제2 내부 전극(121, 122)이 오버랩 되는 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(130, 140)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(130, 140)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 1401은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양 단부에 각각 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)의 노출되는 부분과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)의 노출되는 부분과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
또한, 제1 및 제2 외부 전극(131, 141)은 구리(Cu) 등의 금속을 포함할 수 있다.
절연체(150)는 커패시터 바디(110)의 제1 면(1)에 배치된다.
이때, 절연체(150)는, 커패시터 바디110)와 상이한 재료로 이루어질 수 있고, 바람직하게는 커패시터 바디(110)에 포함되는 유전체 보다 더 플렉시블(flexible)한 재료로 이루어질 수 있다.
예컨대, 절연체(150)는 에폭시로 이루어질 수 있으며, 다만 본 발명이 이에 한정되는 것은 아니다.
또한, 절연체(150)의 두께는 바람직하게 16㎛ 이상일 수 있다.
또한, 절연체(150)는 커패시터 바디(110)의 제1 면(1) 쪽에 형성된 제1 및 제2 밴드부(131b, 132b)를 커버하도록 배치될 수 있다.
본 실시 예의 적층형 커패시터는 제1 및 제2 도전성 수지층(132, 142)을 더 포함할 수 있다.
제1 도전성 수지층(132)은 기계적 응력에 대한 적층형 커패시터의 안정성을 향상시킬 수 있고, 제1 외부 전극(131)과 절연체(150)의 X방향의 일 단부를 커버하도록 형성된다.
제2 도전성 수지층(142)은 기계적 응력에 대한 적층형 커패시터의 안정성을 향상시킬 수 있고, 제2 외부 전극(132)과 절연체(150)의 X방향의 타 단부를 커버하도록 형성된다.
또한, 제1 및 제2 도전성 수지층(132, 142)은 도전성 금속과 수지를 포함할 수 있다.
이때, 상기 도전성 금속은 구리 또는 니켈 등일 수 있고, 상기 수지는 에폭시일 수 있다.
또한, 다른 예로서, 제1 및 제2 도전성 수지층(132, 142)은 금속간 화합물과 에폭시를 포함하여 이루어질 수도 있다.
이때, 절연체(150)의 상면이 제1 및 제2 밴드부(131b, 132b)와 커패시터 바디(110)의 제1 면(1)에 밀접되게 접촉되고, 절연체(150)의 X방향의 양면이 제1 및 제2 도전성 수지층(132, 142)과 각각 접촉되고, 절연체(150)의 Z방향으로 하면의 양 단부는 제1 및 제2 도전성 수지층(132, 142)과 각각 밀접되게 접촉된다.
그리고, 제1 및 제2 도전성 수지층(132, 142)을 각각 커버하도록 제1 및 제2 도금층(133, 143)이 형성될 수 있다.
제1 및 제2 도금층(133, 143)은, 제1 및 제2 도전성 수지층(132, 142)을 각각 커버하는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다
이때, 커패시터 바디(110)에서 X방향으로 액티브 영역의 길이를 La, 커패시터 바디(110)에서 제3 및 제4 면(3, 4)에 수직인 X방향의 한쪽 마진 길이를 Lm, 액티브 영역의 상기 제1 방향의 높이를 Ta로, 커패시터 바디(110)의 하부 커버(113)의 두께를 Tc, 상기 절연체의 두께를 Te로 정의할 때, 변위상대지수인 ((La/Lm)-(Ta/Tc))/Te)2가 0.003 내지 0.055를 만족할 수 있다.
여기서, Lm은 X방향으로의 변위를 억제하는 팩터이고, Tc는 Z방향으로의 변위를 억제하는 팩터이고, Te는 Z방향으로의 변위를 흡수하는 팩터이고, 변위상대지수는 이러한 각 팩터들에 대한 상관관계를 수식화한 것이다.
본 실시 예에 따라, 변위상대지수가 0.003 내지 0.055을 만족하는 경우 어쿠스틱 노이즈의 저감 효과를 최적화할 수 있다. 여기서, 임계점은 절연체가 없는 경우의 어쿠스틱 노이즈를 기준으로 하여 이 값 대비 어쿠스틱 노이즈가 7dBA 이상 감소하는 지점으로 한다.
도 5는 도 1의 적층형 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 5를 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층 형 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)을 커버하는 제1 및 제2 도금층(133, 134)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.
여기서, 적층 세라믹 커패시터(100)는 상술한 본 발명의 일 실시 예에 따른 적층 세라믹 커패시터로 이하에서는 자세한 설명은 중복을 피하기 위해 생략하도록 한다.
본 실시 예에서는 적층형 커패시터(100)의 하부에 외부 전극과 도전성 수지층 사이에 위치하도록 절연체를 배치하여 어쿠스틱 노이즈를 저감할 수 있다.
특히, 1005 이하의 소형 사이즈의 적층형 커패시터에서는 노이즈를 저감하는 절연체의 두께의 임계점이 100um 이하에서 형성되는데, PCB나 알루미나 기판으로는 생산성이나 구현 기술의 한계로 인해 노이즈 감소 효과를 기대할 수 없다.
하지만, 본 실시 예에서는, 절연체(150)의 두께를 용이하게 조절할 수 있으므로, 이러한 소형 사이즈의 적층형 커패시터에서도 최적 점에 쉽게 도달 할 수 있다.
어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판 당 1개의 시료(적층형 커패시터)를 인쇄 회로 기판에 실장한 후 그 기판을 측정용 지그(Jig)에 장착한다.
그리고, DC 파워 서플라이(Power supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 시료의 양 단자에 DC 전압 및 전압 변동을 인가한다.
그리고, 인쇄 회로 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
본 실시 예에서, La, Lm, Ta, Tc, Te는 적층형 커패시터의 Y방향에 수직한 면으로 중앙까지 폴리싱을 한 후, 촬영한 단면에서 각 항목에 대해 임의의 다섯 군데의 길이를 측정하여 평균한 값이다. 어쿠스틱 노이즈는 각 기종 별로 7개의 시료에 대한 실험 결과를 측정하였다.
여기서, L은 커패시터 바디의 X방향 길이이고, T는 커패시터 바디의 Z방향 길이이고, A/N은 어쿠스틱 노이즈이고, △A/N은 어쿠스틱 노이즈의 변화량이다. 또한, 커패시터 바디의 상부 커버는 하부 커버와 같은 두께로 이루어질 수 있다.
그리고, 도 4는 변위상대지수의 변화에 따른 어쿠스틱 노이즈를 나타낸 그래프이다.
　 0603 기종
L 615 615 615 615 615 615 615
T 345 345 345 345 345 345 345
La 551 551 551 551 551 551 551
Lm 32 32 32 32 32 32 32
La / Lm ------- [1] 17.2 17.2 17.2 17.2 17.2 17.2 17.2
Ta 313 313 313 313 313 313 313
하부 커버 두께 (Tc) 16 16 16 16 16 16 16
Ta / Tc ------ [2] 19.6 19.6 19.6 19.6 19.6 19.6 19.6
절연체 두께 (Te) ----- [3] 0 10 18 31 45 65 79
변위상대지수 {(1-2)/3}^2 　 0.055 0.017 0.006 0.003 0.001 0.001
A/N 34.8 27.8 26.8 25.5 26.4 28.1 28.8
△A/N 0.0 -7.0 -8.0 -9.3 -8.4 -6.7 -6.0
표 1과 도 4를 참조하면, 변위상대지수가 0.003 내지 0.055인 시료에서 어쿠스틱 노이즈가 7dB 이상 감소되었고, 변위상대지수가 0.001인 시료에서는 어쿠스틱 노이즈 감소율이 7dB 미만이었다.
　 1005 기종
L 1091 1091 1091 1091 1091 1091 1091
T 619 619 619 619 619 619 619
La 1001 1001 1001 1001 1001 1001 1001
Lm 45 45 45 45 45 45 45
La / Lm ------- [1] 22.2 22.0 22.2 22.2 22.2 22.2 22.2
Ta 579 579 579 579 579 579 579
하부 커버 두께 (Tc) 20 20 20 20 20 20 20
Ta / Tc ------ [2] 28.9 28.9 28.9 28.9 28.9 28.9 28.9
절연체 두께 (Te) ----- [3] 0 16 32 54 82 111 140
변위상대지수 {(1-2)/3}^2 　 0.189 0.045 0.016 0.007 0.004 0.002
A/N 33.5 29.6 26.2 23.7 24.4 25.9 28.2
△A/N 0.0 -3.9 -7.3 -9.8 -9.1 -7.6 -5.3
표 2를 참조하면, 변위상대지수가 0.004 내지 0.045인 시료에서 어쿠스틱 노이즈가 7dB 이상 감소되었고, 변위상대지수가 0.189인 시료와 변위상대지수가 0.002인 시료에서는 어쿠스틱 노이즈 감소율이 7dB 미만이었다.
　 1608 기종
L 1658 1658 1658 1658 1658 1658 1658
T 795 795 795 795 795 795 795
La 1562 1562 1562 1562 1562 1562 1562
Lm 48 48 48 48 48 48 48
La / Lm ------- [1] 32.5 32.5 32.5 32.5 32.5 32.5 32.5
Ta 729 729 729 729 729 729 729
하부 커버 두께 (Tc) 33 33 33 33 33 33 33
Ta / Tc ------ [2] 22.1 22.1 22.1 22.1 22.1 22.1 22.1
절연체 두께 (Te) ----- [3] 0 18 33 54 83 112 141
변위상대지수 {(1-2)/3}^2 　 0.334 0.100 0.037 0.016 0.009 0.005
A/N 36.5 33.0 30.8 28.8 25.5 25.4 28.0
△A/N 0.0 -3.5 -5.7 -7.7 -11.0 -11.1 -8.5
표 3을 참조하면, 변위상대지수가 0.005 내지 0.037인 시료에서 어쿠스틱 노이즈가 7dB 이상 감소되었고, 변위상대지수가 0.334인 시료와 0.100인 시료에서는 어쿠스틱 노이즈 감소율이 7dB 미만이었다.
아래 표 4는 본 발명의 실시 예의 구조에 따른 휨 변형 테스트 결과를 나타낸 것이다.
이때, 샘플에 사용된 적층형 커패시터는 표 4에 나타난 사이즈를 가지도록 제조한다.
이러한 적층형 커패시터를 절연체의 두께를 각각 달리하여 제작한 후, PCB에 실장하고, 기판을 10mm/sec의 속도로 벤딩한 후 10초간 유지 및 가압한 상태에서 크랙 발생 여부를 확인하였다. 이때, 각 시료 별로 10개의 샘플을 테스트 하고 이 중 1개라도 불량이 발생하는 경우를 Fail로 하였다.
기종. 절연체의 두께 10mm 휨 강도 신뢰성 결과
0603 0 Fail
10 Pass
18 Pass
31 Pass
45 Pass
65 Pass
79 Pass
1005 0 Fail
16 Pass
32 Pass
54 Pass
82 Pass
111 Pass
140 Pass
1608 0 Fail
18 Pass
33 Pass
54 Pass
83 Pass
112 Pass
141 Pass
표 4를 참조하면, 절연체의 두께가 16㎛ 이상인 경우 100mm 휨 강도 신뢰성 테스트 결과에서 불량이 발생하지 않았다. 따라서, 본 실시 예에서, 바람직한 절연체의 두께는 16㎛ 이상일 수 있다.
어쿠스틱 노이즈를 저감시키기 위한 구조로서, 커패시터 바디의 하부 커버가 상부 커버에 비해 두꺼운 적층형 커패시터가 개시되어 있다.
그러나, 금속 전극을 포함하는 액티브 영역과 달리 세라믹으로만 구성된 유전체층으로만 이루어지는 하부 커버는 외력에 취약하여 휨 강도가 열화되는 문제를 가지게 된다.
본 실시 예에 따르면, 세라믹과 상이한 재료로서 세라믹 보다 더 플렉시블(flexible)한 폴리머로 이루어진 절연체가 하부 커버의 역할을 보조하도록 하고, 커패시터 바디의 마진, 커버, 절연체의 두께 등에 대한 팩터들의 상관관계를 수식화하여 변위상대지수를 구하고, 이 변위상대지수를 일정 범위로 한정함으로써, 외력에 유연하여 휨 강도 특성을 개선 할 수 있고, 동시에 어쿠스틱 노이즈 개선 효과를 구현할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 132: 제1 및 제2 도전층
132, 142: 제1 및 제2 도전성 수지층
133, 143: 제1 및 제2 도금층

Claims (14)

  1. 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 방향에 수직한 제2 방향으로 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 방향에 수직한 제3 방향으로 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
    상기 제3 및 제4 면을 각각 커버하도록 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 및
    상기 커패시터 바디의 제1 면에 배치되는 절연체; 를 포함하고,
    상기 커패시터 바디는 제1 및 제2 내부 전극이 상기 제1 방향으로 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하에 배치되는 상부 및 하부 커버를 포함하고,
    상기 액티브 영역의 상기 제2 방향 길이를 La, 상기 커패시터 바디에서 상기 제2 방향의 한쪽 마진 길이를 Lm, 상기 액티브 영역의 상기 제1 방향의 높이를 Ta로, 상기 커패시터 바디의 하부 커버의 두께를 Tc, 상기 절연체의 두께를 Te로 정의할 때, 변위상대지수인 ((La/Lm)-(Ta/Tc))/Te)2가 0.003 내지 0.055를 만족하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 외부 전극과 상기 절연체의 일 단부를 커버하는 제1 도전성 수지층; 및
    상기 제2 외부 전극과 상기 절연체의 타 단부를 커버하는 제2 도전성 수지층; 을 더 포함하는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제1 외부 전극은, 상기 커패시터 바디의 제3 면에 배치되는 제1 접속부; 및 상기 제1 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 밴드부; 를 포함하고,
    상기 제2 외부 전극은, 상기 커패시터 바디의 제4 면에 배치되는 제2 접속부; 및 상기 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제2 밴드부; 를 포함하는 적층형 커패시터.
  4. 제3항에 있어서,
    상기 절연체가 상기 제1 및 제2 밴드부를 커버하도록 상기 커패시터 바디의 제1 면에 배치되는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 절연체의 두께가 16㎛ 이상인 적층형 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부 전극이 구리(Cu)를 포함하는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층이 도전성 금속과 수지를 포함하는 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 및 제2 외부 전극이 구리(Cu)를 포함하고,
    상기 제1 및 제2 도전성 수지층이 도전성 금속과 수지를 포함하는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 절연체가 상기 커패시터 바디와 상이한 재료로 이루어지는 적층형 커패시터.
  10. 제9항에 있어서,
    상기 절연체가 상기 커패시터 바디에 포함되는 유전체 보다 더 플렉시블(flexible)한 재료로 이루어지는 적층형 커패시터.
  11. 제1항에 있어서,
    상기 절연체가 에폭시로 이루어지는 적층형 커패시터.
  12. 제2항에 있어서,
    상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 도금층을 더 포함하는 적층형 커패시터.
  13. 제12항에 있어서,
    상기 제1 및 제2 도금층은, 상기 제1 및 제2 도전성 수지층을 각각 커버하는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 각각 포함하는 적층형 커패시터.
  14. 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
    제12항의 적층형 커패시터; 를 포함하고,
    상기 적층형 커패시터의 제1 및 제2 도금층이 상기 제1 및 제2 전극 패드에 각각 접속되도록 실장되는 적층형 커패시터의 실장 기판.
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