KR20220063556A - 적층형 커패시터 및 그 실장 기판 - Google Patents

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KR20220063556A
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이수형
이승준
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삼성전기주식회사
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Abstract

본 발명은, 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디; 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되고, 표면에 조도를 가지는 제1 및 제2 사이드부; 및 상기 커패시터 바디의 제3 면과 제5 및 제6 면의 일부에 배치되어 상기 제1 내부 전극과 접속되는 제1 외부 전극과, 상기 커패시터 바디의 제4 면과 제5 및 제6 면의 일부에 배치되어 상기 제2 내부 전극과 접속되는 제2 외부 전극을 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
최근 전자 기기의 소형화 및 다기능화에 따라 적층형 커패시터도 크기가 작고 용량이 큰 제품이 요구되고 있고, 이를 위해 내부 전극이 커패시터 바디의 폭 방향으로 노출되도록 하여 내부 전극의 폭 방향 면적을 극대화 한 구조의 적층형 커패시터가 제조되고 있다.
이러한 구조의 적층형 커패시터는, 커패시터 바디를 제작한 후 소성 전 단계에서 커패시터 바디의 폭 방향의 양면에 사이드부를 별도로 부착하여, 사이드부가 내부 전극의 노출된 부분을 커버한다.
그러나, 위와 같이 내부 전극이 커패시터 바디의 폭 방향으로 노출된 후 사이드부를 부착하는 구조의 적층형 커패시터는, 도포 이후 소성 진행시 외부 전극이 사이드부로부터 들뜨는 현상이 발생하고, 그 틈으로 습기가 침투하여 불량을 발생시킬 수 있다.
국내등록특허 제10-1141457호 일본공개특허 제2001-44066호
본 발명의 목적은, 용량이 증가되도록 하면서, 외부 전극과 사이드부 간의 접착력을 증가시켜 내습 신뢰성이 향상될 수 있도록 한 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3, 제5 및 제6 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4, 제5 및 제6 면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되고, 표면에 조도를 가지는 제1 및 제2 사이드부; 및 상기 커패시터 바디의 제3 면과 제5 및 제6 면의 일부에 배치되어 상기 제1 내부 전극과 접속되는 제1 외부 전극과, 상기 커패시터 바디의 제4 면과 제5 및 제6 면의 일부에 배치되어 상기 제2 내부 전극과 접속되는 제2 외부 전극을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 사이드부는 상기 제1 및 제2 외부 전극과 각각 접촉되는 표면에 조도를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 사이드부는 상기 제1 및 제2 외부 전극과 각각 접촉되는 부분에 조도를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 사이드부는 선단의 조도(Ra)가 2 내지 100nm일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 바디의 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 밴드부의 평균 두께가 각각 10㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 사이드부의 평균 두께가 각각 10㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 제1 및 제2 내부 전극이 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버 영역을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 도금층을 각각 포함할 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 및 제2 전극 패드 상에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 상기 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에 따르면, 내부 전극이 커패시터 바디의 폭 방향으로 노출되도록 확장하여 적층형 커패시터의 용량을 증가시킬 수 있고, 사이드부와 외부 전극의 접착 강도를 증가시켜 적층형 커패시터의 내습 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 평면도이다.
도 4는 도 1의 II-II'선 단면도이다.
도 5는 도 1의 III-III'선 단면도이다.
도 6은 도 1의 적층형 커패시터가 실장된 기판을 개략적으로 나타낸 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 적층형 커패시터에서 사이드부의 표면을 확대하여 나타낸 사진이다.
도 8은 본 발명의 일 실시 예에 따른 적층형 커패시터에서 소성 전의 사이드부의 표면을 3D 측정기를 이용하여 나타낸 사진이다.
도 9는 본 발명의 일 실시 예에 따른 적층형 커패시터에서 소성 후의 사이드부의 표면을 3D 측정기를 이용하여 나타낸 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 커패시터의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 여기서 Z방향은 본 실시 예에서 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 나타내는 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 평면도이고, 도 4는 도 1의 II-II'선 단면도이고, 도 5는 도 1의 III-III'선 단면도이다.
이하, 도 1 내지 도 5를 참조하여, 본 실시 예의 적층형 커패시터에 대해 설명한다.
도 1 내지 도 5를 참조하면, 본 실시 예의 적층형 커패시터(100)는, 커패시터 바디(110), 제1 및 제2 사이드부(141, 142), 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극이 Z방향으로 번갈아 배치되는 액티브 영역과, 마진부로서 Z방향으로 상기 액티브 영역의 상하 면에 각각 마련되는 상부 및 하부 커버 영역(112, 113)을 포함할 수 있다.
또한, 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다. 이때, 본 실시 예에서는 제1 면(1)이 적층형 커패시터(100)의 실장 면일 될 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
또한, 상기 BaTiO3계 세라믹 분말은 BaTiO3(BT)에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 각각의 유전체층(111) 상에 형성되어 Z방향으로 번갈아 적층될 수 있으며, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 내부 전극(121)은 유전체층(111)의 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출된다.
이때, 제1 내부 전극(121)은 커패시터 바디(110)의 제3 면(3)과 제5 면(5)을 연결하는 코너 및 커패시터 바디(110)의 제3 면(3)과 제6 면(6)을 연결하는 코너를 통해서도 노출될 수 있다.
제2 내부 전극(122)은 유전체층(111)의 제4, 제5 및 제6 면(4, 5, 6)을 통해 노출된다.
이때, 제2 내부 전극(122)은 커패시터 바디(110)의 제4 면(4)과 제5 면(5)을 연결하는 코너 및 커패시터 바디(110)의 제4 면(4)과 제6 면(6)을 연결하는 코너를 통해서도 노출될 수 있다.
이때, 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 중첩 면적과 비례하게 된다.
본 실시 예에서와 같이, 제1 및 제2 내부 전극(121, 122)을 구성하면, 제1 및 제2 내부 전극(121, 122)의 기본 면적이 확장될 뿐만 아니라 상하로 중첩되는 면적 또한 증가하므로 적층형 커패시터(100)의 용량을 증가시킬 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 커패시터라도 정전 용량이 극대화될 수 있다.
또한, 내부 전극의 적층에 의한 단차를 감소시켜 절연 저항의 가속 수명을 향상시킬 수 있어서, 용량 특성이 우수하면서도 신뢰성이 향상된 적층형 커패시터(100)를 제공할 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 귀금속 재료 또는 니켈(Ni) 및 구리(Cu) 중 적어도 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 사이드부(141)는 커패시터 바디(110)의 제5 면(5)에 배치되고 제2 사이드부(142)는 커패시터 바디(110)의 제6 면(6)에 배치된다.
제1 및 제2 사이드부(141, 142)는 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출되는 부분의 선단을 각각 커버하도록 접하게 된다.
제1 및 제2 사이드부(141, 142)는 커패시터 바디(110)와 제1 및 제2 내부 전극(121, 122)을 외부 충격 등으로부터 보호하고 커패시터 바디(110) 주위의 절연성 및 내습 신뢰성을 확보하는 역할을 할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 적층형 커패시터에서 사이드부의 표면을 확대하여 나타낸 사진이고, 도 8은 본 발명의 일 실시 예에 따른 적층형 커패시터에서 소성 전의 사이드부의 표면을 3D 측정기를 이용하여 나타낸 사진이고, 도 9는8은 본 발명의 일 실시 예에 따른 적층형 커패시터에서 소성 후의 사이드부의 표면을 3D 측정기를 이용하여 나타낸 사진이다.
도 7 내지 도 9에서와 같이, 제1 및 제2 사이드부(141, 142)는 표면에 조도를 가진다.
이때, 제1 사이드부(141)는 Y방향으로 커패시터 바디(110)의 제6 면(6)을 향하는 면과 대향하는 표면이 조도를 가지고 그 외 나머지 면은 조도를 가지지 않도록 구성될 수 있다.
즉, 제1 사이드부(141)는 제1 외부 전극(131)과 접촉되는 표면에 조도를 가질 수 있고, 이때 해당 표면 전체에 조도를 가질 수 있지만, 필요시 제1 외부 전극(131)의 제1 밴드부(131b)와 접촉되는 부분에만 조도를 가지도록 구성할 수 있다.
제2 사이드부(142)는 Y방향으로 커패시터 바디(110)의 제5 면(5)을 향하는 면과 대향하는 표면이 조도를 가지고 그 외 나머지 면은 조도를 가지지 않도록 구성될 수 있다.
즉, 제2 사이드부(142)는 제2 외부 전극(132)과 접촉되는 표면에 조도를 가질 수 있고, 이때 해당 표면 전체에 조도를 가질 수 있지만, 필요시 제2 외부 전극(132)의 제2 밴드부(132b)와 접촉되는 부분에만 조도를 가지도록 구성할 수 있다.
이러한 제1 및 제2 사이드부(141, 142)는 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 각각 열 압착을 통해 부착할 수 있으며, 이때 열 압착에 사용되는 금형에 패턴이나 조도를 가지는 부자재를 부착하여 제1 및 제2 사이드부(141, 142)의 표면에 일부분이 전사되면서 조도를 형성할 수 있다. 다만, 본 발명에서 사이드부의 표면에 조도를 형성하는 방법이 이러한 방법으로 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되며, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 연장되어 제1 및 제2 사이드부(141, 142)의 일 단부를 덮도록 형성되는 부분이다.
이때, 제1 밴드부(131b)는 필요시 고착 강도 향상 등을 위해 커패시터 바디(110)의 제1 및 제2 면(1, 2) 쪽으로 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되며, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제5, 제6 면(5, 6)의 일부까지 연장되어 제1 및 제2 사이드부(142)의 타 단부를 덮도록 형성되는 부분이다.
이때, 제2 밴드부(132b)는 필요시 고착 강도 향상 등을 위해 커패시터 바디(110)의 제1 및 제2 면(1, 2) 쪽으로 더 연장될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)에서, 제1 및 제2 밴드부(131b, 132b)의 평균 두께는 각각 10㎛ 이하일 수 있다.
그리고, 제1 및 제2 사이드부(141, 142)의 평균 두께는 각각 10㎛ 이하일 수 있다.
칩의 유효 부피를 증대시키기 위해 외부 전극 또는 사이드부를 박형화하면, 소성 및 경화 진행시 응력에 의해 외부 전극과 사이드부 사이에 들뜸 결합이 증가하게 되고, 이러한 들뜸은 내습 신뢰성 불량의 원인이 될 수 있다.
본 실시 예에서는, 사이드부의 표면이 조도를 가짐으로써 사이드부와 외부 전극 간의 접착성을 향상시킬 수 있고, 이에 상대적으로 칩의 유효 부피를 증대시키면서도 적층형 커패시터(100)를 소형화할 수 있으며, 적층형 커패시터(100)의 제조 공정을 간소화할 수 있고 제조 비용을 감소시킬 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 구조적 신뢰성, 기판 실장 용이성, 외부에 대한 내구도, 내열성, 등가직렬저항(Equivalent Series Resistance, ESR) 중 적어도 일부를 개선하기 위해 도금층을 각각 포함할 수 있다.
이때, 상기 도금층은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.
또한, 상기 도금층은 니켈을 가장 많이 함유할 수 있으나, 이에 한정되지 않으며 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들 중 적어도 하나 이상의 합금으로 구현될 수 있다.
또한, 제1 및 제2 사이드부(141, 142)는 표면의 조도(Ra)가 2 내지 100nm일 수 있다.
제1 및 제2 사이드부(141, 142)의 조도가 2nm 미만이면 외부 전극의 접착성 유의 차를 확인하는 테이프 테스트에서 불량이 발생할 수 있고, 내습 신뢰성 평가에서도 불량이 발생할 수 있다.
제1 및 제2 사이드부(141, 142)의 조도가 100nm를 초과하면 열 압착 공정으로 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 부착하기 어려운 문제가 발생할 수 있다.
아래 표 1은 적층형 커패시터에서 사이드부의 조도를 3D 측정기를 이용하여 측정한 값이다.
표 1에서, #1 내지 #5는 사이드부의 표면에 별도로 조도를 형성하는 과정을 진행하지 않은 1군의 적층형 커패시터이고, #6 내지 #10은 약 20nm 조도를 가지도록 한 2군이고, #11 내지 #15는 # 6내지 # 10에서 약 20nm의 조도를 더 증가시킨 3군이고, #16 내지 #20는 #11 내지 #15에서 약 20nm의 조도를 더 증가시킨 4군으로 분류한다.
# 사이드부의 조도(Ra) (nm)
1 0.788
2 1.132
3 0.835
4 1.388
5 0.984
6 22.977
7 22.740
8 22.983
9 22.852
10 23.069
11 46.588
12 44.727
13 44.931
14 48.337
15 46.981
16 66.096
17 69.203
18 69.096
19 64.567
20 64.121
여기서, 실험에 사용되는 적층형 커패시터는 길이×폭×두께가 0.395mm×0.211mm×0.219mm이고, 내부 전극의 총 적층 수는 238개이고, 외부 전극의 밴드부의 두께는 약 7㎛이고, 사이드부의 두께는 약 10㎛이다.
그리고, 사이드부의 조도를 표 1과 같이 다르게 한 20개의 시료에 테이프 테스트(Tape Test)를 진행하여 외부 전극과 사이드부 간의 접착성을 확인하여 불량 개수를 표 2에 나타낸다.
여기서, 스텝(Step) 1은 Ref로서 테이프 테스트 800gf를 5회 실시한 것이고, 스텝 2는 55℃에서 물에 10분간 함침 후 테이프 테스트 800gf를 5회 실시한 것이고, 스텝 3은 테이프 테스트 1600gf를 5회 실시한 것이고, 스텝 4는 테이프 테스트 1600gf를 5회 실시한 결과를 나타낸 것이다. 이때, 각각의 샘플은 10회씩 테스트를 실시하였다.
구분 평균 Ra (nm) 스텝 1 스텝 2 스텝 3 스텝 4
1군 1.025 0/50 9/50 11/50 12/50
2군 22.924 0/50 5/50 7/50 7/50
3군 46.313 0/50 3/50 3/50 4/50
4군 59.015 0/50 1/50 2/50 3/50
표 2를 보면, 사이드부가 조도를 가지는 2군, 3군, 4군의 경우 비교 예인 1군에 비해 접착력 테스트에서 불량률이 낮은 것을 확인할 수 있다.
또한, 조도가 커지는 경우, 불량률이 상대적으로 더 낮아지는 것을 확인할 수 있다.
본 실시 예에서, 사이드부는 표면의 조도(Ra)가 2 내지 100nm일 수 있으며, 더 바람직하게는 2 내지 70nm일 수 있다.
한편, 표 1의 내용을 토대로 내습 신뢰성 검사를 추가로 진행한 결과, 1군에서는 50개 중에서 5건의 불량이 발생하였고, 2군, 3군, 4군에서는 불량이 한건도 발생하지 않았다.
도 6을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 외부 전극(131, 141)이 제1 및 제2 전극 패드(221, 222) 상에 각각 접속되도록 실장되는 적층형 커패시터(100)를 포함한다.
본 실시 예에서, 적층형 커패시터(100)는 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제 1 및 제 2 내부 전극
131, 132: 제 1 및 제 2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142: 제1 및 제2 사이드부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (10)

  1. 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디;
    상기 커패시터 바디의 제5 및 제6 면에 각각 배치되고, 표면에 조도를 가지는 제1 및 제2 사이드부; 및
    상기 커패시터 바디의 제3 면과 제5 및 제6 면의 일부에 배치되어 상기 제1 내부 전극과 접속되는 제1 외부 전극과, 상기 커패시터 바디의 제4 면과 제5 및 제6 면의 일부에 배치되어 상기 제2 내부 전극과 접속되는 제2 외부 전극; 을 포함하는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 사이드부는 상기 제1 및 제2 외부 전극과 각각 접촉되는 표면에 조도를 가지는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 사이드부는 상기 제1 및 제2 외부 전극과 각각 접촉되는 부분에 조도를 가지는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 사이드부는 선단의 조도(Ra)가 2 내지 100nm인 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은,
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및
    상기 제1 및 제2 접속부에서 상기 바디의 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 적층형 커패시터.
  6. 제5항에 있어서,
    상기 제1 및 제2 밴드부의 평균 두께가 각각 10㎛ 이하인 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 사이드부의 평균 두께가 각각 10㎛ 이하인 적층형 커패시터.
  8. 제1항에 있어서,
    상기 커패시터 바디는, 제1 및 제2 내부 전극이 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버 영역을 포함하는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 제1 및 제2 외부 전극이 도금층을 각각 포함하는 적층형 커패시터.
  10. 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 제1 및 제2 전극 패드 상에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 제1항 내지 제9항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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