JP7125093B2

JP7125093B2 - 積層セラミックコンデンサ及びその製造方法

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Publication number: JP7125093B2
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Authority: JP
Inventors: 高太郎水野
Original assignee: Taiyo Yuden Co Ltd
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Filing date: 2018-04-11
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Description

本発明は、サイドマージン部を備えた積層セラミックコンデンサ及びその製造方法に関する。

近年、電子機器の小型化及び高性能化に伴い、電子機器に用いられる積層セラミックコンデンサに対する小型化及び大容量化の要望がますます強くなってきている。そこで、積層セラミックコンデンサの内部電極の交差面積を十分に確保し、かつ、高い信頼性を確保するため、サイドマージン部を後付けする技術が知られている。

特許文献１には、内部電極を側面に露出させた状態のグリーンチップにおいて、このグリーンチップの側面をセラミックグリーンシートに押し付け、側面用セラミックグリーンシートを打ち抜いてセラミック保護層（サイドマージン部）を設ける技術が記載されている。

特開２０１２－２０９５３９号公報

さらに積層セラミックコンデンサを小型化するためには、外部電極を薄く構成することが必要となる。外部電極を薄く構成する場合に、サイドマージン部の外縁が十分に面取りされていないと、外部電極形成用の導電ペーストで当該外縁を十分に覆えないことがあった。

一方で、サイドマージン部を薄く形成する場合、積層セラミックコンデンサの表面から内部電極までの距離も短くなる。このため、サイドマージン部の外縁を面取りするために大きく削ると、内部電極が露出する懸念が高まり、小型化と信頼性の双方を両立させることが難しかった。

以上のような事情に鑑み、本発明の目的は、小型かつ大容量であって、信頼性の高い積層セラミックコンデンサ及びその製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、積層チップと、サイドマージン部と、を有し、第１方向に向く主面と、上記第１方向と直交する第２方向に向く側面と、上記第１方向及び上記第２方向に直交する第３方向に向く端面と、上記主面、上記側面及び上記端面を接続する角部と、が形成される。
上記積層チップは、上記第１方向に積層され、上記第２方向の端部の位置が上記第２方向に０．５μｍの範囲内に相互に揃っている複数の内部電極を含む容量形成部と、上記第１方向から上記容量形成部を覆うカバー部と、を含む。
上記サイドマージン部は、上記第２方向から上記積層チップを覆う。
上記外部電極は、上記端面及び上記角部を覆う。
上記角部の表面粗さＲａは、３０ｎｍ以上である。

上記構成の積層セラミックコンデンサでは、セラミック素体の角部が、表面粗さＲａが３０ｎｍ以上となるように微小な凹凸を有する。これにより、角部を削って大きな丸みを付与せずとも、外部電極による角部の被覆性を高め、角部が外部電極から露出することを防止することができる。したがって、研磨等によってセラミック素体から内部電極が露出することを防止できるとともに、外部電極を薄く構成することができる。すなわち、小型かつ大容量であって、信頼性も高い積層セラミックコンデンサを提供することができる。

例えば、上記外部電極は、上記端面上の上記第３方向に沿った厚み寸法が１０μｍ以下である。
これにより、外部電極を非常に薄く構成することができ、積層セラミックコンデンサを小型化することができる。また、上記積層セラミックコンデンサでは、セラミック素体の角部の表面粗さＲａが３０ｎｍ以上であるため、外部電極が非常に薄くても、角部が外部電極から露出することを防止できる。

具体的には、上記サイドマージン部は、上記第２方向に沿った厚み寸法が２０μｍ以下であってもよい。
また、上記カバー部は、上記第１方向に沿った厚み寸法が２０μｍ以下であってもよい。
これらにより、セラミック素体における容量形成部の占める割合を高め、所望の静電容量を得つつも積層セラミックコンデンサを小型化することができる。また、セラミック素体の角部を大きく削らずとも、外部電極の被覆性を十分に確保することができる。

本発明の他の実施形態に係る積層セラミックコンデンサの製造方法は、
第１方向に向く主面と、上記第１方向に直交する第２方向に向く側面と、上記第１方向及び上記第２方向に直交する第３方向に向く端面と、上記主面、上記側面及び上記端面を接続する角部と、が形成されたセラミック素体と、上記セラミック素体の上記端面及び上記角部を覆う外部電極と、を備えた積層セラミックコンデンサの製造方法である。
内部電極が形成された複数のセラミックシートを上記第１方向に積層することで作製された積層シートを切断することにより、上記第１方向に上記内部電極が積層された容量形成部と、上記第１方向から上記容量形成部を覆うカバー部と、上記内部電極の端部が露出する上記第２方向に向いた切断面と、を有する積層チップが作製される。
サイドマージン部形成用セラミックシートを上記積層チップの上記切断面で上記第２方向に押圧し打ち抜くことで、上記積層チップの上記切断面にサイドマージン部が形成される。
上記サイドマージン部が形成された上記積層チップを焼成することで、上記角部の表面粗さＲａが３０ｎｍ以上である上記セラミック素体が作製される。
上記セラミック素体の上記端面及び上記角部を導電性ペーストに浸漬することで、上記外部電極が形成される。

上記製造方法により、サイドマージン部は、サイドマージン部形成用セラミックシートを上記積層チップの上記切断面で上記第２方向に押圧し打ち抜くことで形成される。サイドマージン部の外縁に位置するセラミック素体の角部は、上記セラミックシートのせん断面の形状に基づいて、３０ｎｍ以上の表面粗さＲａを有するように形成される。これにより、外部電極のセラミック素体に対する被覆性を高め、積層セラミックコンデンサの小型化、大容量化及び高信頼性を実現することができる。

また、上記サイドマージン部が形成された上記積層チップをバレル研磨し、上記セラミック素体が作製されてもよい。
これにより、角部を含むセラミック素体の外縁を面取りすることができ、他の部品との接触や取り扱い時におけるセラミック素体の破損を防止することができる。

以上のように、本発明によれば、小型かつ大容量であって、信頼性の高い積層セラミックコンデンサ及びその製造方法を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。上記積層セラミックコンデンサの図１のＣ－Ｃ'線に沿った断面図である。上記積層セラミックコンデンサの製造方法を示すフローチャートである。上記積層セラミックコンデンサの製造過程を示す平面図である。上記積層セラミックコンデンサの製造過程を示す斜視図である。上記積層セラミックコンデンサの製造過程を示す平面図である。上記積層セラミックコンデンサの製造過程を示す斜視図である。上記積層セラミックコンデンサの製造過程を示す斜視図である。上記積層セラミックコンデンサの製造過程を示す断面図である。上記積層セラミックコンデンサの製造過程を示す断面図である。図４の一部を拡大して示す図である。上記積層セラミックコンデンサの製造過程を示す断面図である。上記積層セラミックコンデンサの製造過程を示す断面図である。上記積層セラミックコンデンサの製造過程を示す断面図である。上記積層セラミックコンデンサの製造過程で用いられるサイドマージン部形成用のセラミックシートの一部を模式的に示す図である。上記積層セラミックコンデンサの製造過程を示す側面図である。上記実施形態の比較例に係るサイドマージン部形成用セラミックシートの一部を模式的に示す図である。上記実施形態の比較例に係る積層セラミックコンデンサを、図１３と同様の位置で切断し、断面を拡大して示す図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。図４は、積層セラミックコンデンサ１０の図１のＣ－Ｃ'線に沿った断面図であり、後述するセラミック素体１１の端面１１ａ近傍を切断した図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、Ｘ軸方向を向いた２つの端面１１ａと、Ｙ軸方向を向いた２つの側面１１ｂと、Ｚ軸方向を向いた２つの主面１１ｃと、を有する。

セラミック素体１１は、面取りされており、複数の面同士を接続する第１稜部Ｒ１、第２稜部Ｒ２、第３稜部Ｒ３及び角部Ｒ４を有する。これにより、複数の面の間の境界が直線の辺で構成された場合と比較して、他の部品との接触や取り扱い時におけるセラミック素体１１の破損を防止することができる。

第１稜部Ｒ１は、Ｘ軸方向に沿って延び、側面１１ｂ及び主面１１ｃの２面を接続する。第２稜部Ｒ２は、Ｚ軸方向に沿って延び、側面１１ｂ及び端面１１ａの２面を接続する。第３稜部Ｒ３は、Ｙ軸方向に沿って延び、端面１１ａ及び主面１１ｃの２面を接続する。角部Ｒ４は、端面１１ａ、側面１１ｂ及び主面１１ｃの３面を接続する。

外部電極１４，１５は、セラミック素体１１を挟んでＸ軸方向に相互に対向している。外部電極１４，１５は、セラミック素体１１の端面１１ａ及びそれに接続する角部Ｃを覆い、側面１１ｂ及び主面１１ｃまで延出している。これにより、外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。

外部電極１４，１５のＸ軸方向に沿った厚み寸法Ｄ１は、例えば１０μｍ以下である。厚み寸法Ｄ１は、端面１１ａのＹ軸方向及びＺ軸方向における中央部から、外部電極１４，１５の表面までのＸ軸方向に沿った寸法とする。

外部電極１４，１５は、電気の良導体により形成されている。外部電極１４，１５を形成する電気の良導体としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

セラミック素体１１は、誘電体セラミックスで形成され、積層チップ１６と、サイドマージン部１７と、を有する。

積層チップ１６は、Ｘ－Ｙ平面に沿って延びる平板状の複数のセラミック層がＺ軸方向に積層された構成を有する。積層チップ１６は、容量形成部１８と、２つのカバー部１９と、を有する。カバー部１９は、容量形成部１８をＺ軸方向上下から被覆する。

容量形成部１８は、Ｘ－Ｙ平面に沿って延びるシート状の複数の第１内部電極１２及び第２内部電極１３を有する。容量形成部１８では、内部電極１２，１３が複数のセラミック層を挟んでＺ軸方向に交互に積層される。容量形成部１８は、積層セラミックコンデンサ１０における電荷を蓄える機能を有する。

内部電極１２，１３は、容量形成部１８のＹ軸方向の全幅にわたって形成され、Ｙ軸方向の端部の位置がＹ軸方向に０．５μｍの範囲内に相互に揃っている。内部電極１２，１３は、電気の良導体により形成されている。内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。

第１内部電極１２は、第１外部電極１４に接する端面１１ａまでＸ軸方向に延び、かつ第２外部電極１５からは離間している。第２内部電極１３は、第２外部電極１５に接する端面１１ａまでＸ軸方向に延び、かつ、第１外部電極１４からは離間している。これにより、第１内部電極１２は、第１外部電極１４のみに接続され、第２内部電極１３は、第２外部電極１５のみに接続される。

このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

セラミック素体１１では、内部電極１２，１３間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。

なお、セラミック層は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などで構成してもよい。

カバー部１９及びサイドマージン部１７は、容量形成部１８の周囲を保護し、内部電極１２，１３の絶縁性を確保する機能を有する。カバー部１９及びサイドマージン部１７は、セラミック層と異なる絶縁性セラミックスで形成されてもよいが、セラミック素体１１における内部応力を抑制する観点から、好ましくはセラミック層と同様の誘電体セラミックスで形成される。

カバー部１９は、Ｚ軸方向から容量形成部１８を覆う。カバー部１９のＺ軸方向に向いた表面は、セラミック素体１１の主面１１ｃを構成する。図３に示すように、カバー部１９のＺ軸方向に沿った厚み寸法Ｄ２は、例えば２０μｍ以下であり、好ましくは１０μｍ以上２０μｍ以下である。厚み寸法Ｄ２は、主面１１ｃのＸ軸方向及びＹ軸方向における中央部から容量形成部１８までのＺ軸方向に沿った寸法とする。

サイドマージン部１７は、Ｙ軸方向から積層チップ１６、すなわち容量形成部１８とカバー部１９とを覆う。サイドマージン部１７のＹ軸方向に向いた表面は、セラミック素体１１の側面１１ｂを構成する。また、サイドマージン部１７は、側面１１ｂの４隅に形成された角部Ｒ４も構成する。図３に示すように、サイドマージン部１７のＹ軸方向に沿った厚み寸法Ｄ３は、例えば２０μｍ以下であり、好ましくは１０μｍ以上２０μｍ以下である。厚み寸法Ｄ３は、側面１１ｂのＸ軸方向及びＺ軸方向における中央部から容量形成部１８までのＹ軸方向に沿った寸法とする。

このように、積層セラミックコンデンサ１０は、カバー部１９及びサイドマージン部１７の厚み寸法Ｄ２，Ｄ３を十分に薄く構成することができ、容量形成部１８における内部電極１２，１３の交差面積及び層数を十分に確保しつつ、セラミック素体１１を小型化することができる。さらに、外部電極１４，１５の厚み寸法Ｄ１も薄く構成できるため、積層セラミックコンデンサ１０全体をより一層小型化することができる。したがって、小型でかつ大容量の積層セラミックコンデンサ１０を実現することができる。
以下、積層セラミックコンデンサ１０の製造方法を詳細に説明する。

［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６～１２は積層セラミックコンデンサ１０の製造過程を模式的に示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６～１２を適宜参照しながら説明する。

（ステップＳ０１：セラミックシート積層）
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を準備し、これらを積層する。

セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。セラミックシート１０１，１０２，１０３は、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。セラミックシート１０１，１０２，１０３の厚さは適宜調整可能である。

図６は、セラミックシート１０１，１０２，１０３の平面図である。この段階では、セラミックシート１０１，１０２，１０３が、個片化されていない大判のシートとして構成される。図６には、積層セラミックコンデンサ１０ごとに個片化する際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。

第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー部１９に対応する第３セラミックシート１０３には内部電極が形成されていない。

内部電極１１２，１１３は、任意の導電性ペーストをセラミックシート１０１，１０２に塗布することによって形成することができる。導電性ペーストの塗布方法は、公知の技術から任意に選択可能である。例えば、導電性ペーストの塗布には、スクリーン印刷法やグラビア印刷法を用いることができる。

内部電極１１２，１１３は、Ｙ軸方向に沿って延びる複数の帯状にパターニングされている。各帯状のパターンは、各切断線Ｌｘを横切りつつ１本の切断線Ｌｙに沿って延びている。隣り合う帯状のパターンは、１本の切断線Ｌｙを挟んでＸ軸方向に離間して配置されている。

これらのセラミックシート１０１，１０２，１０３を図７に示すように積層し、積層シート１０４を作製する。つまり、第１セラミックシート１０１及び第２セラミックシート１０２を交互に積層し、かつセラミックシート１０１，１０２の積層体のＺ軸方向上下面に第３セラミックシート１０３を積層する。

第３セラミックシート１０３の枚数は、図７で示す例に限定されず、焼成後のカバー部１９のＺ軸方向に沿った厚み寸法が例えば２０μｍ以下となるように調整することができる。

積層シート１０４は、セラミックシート１０１，１０２，１０３を圧着することにより一体化される。セラミックシート１０１，１０２，１０３の圧着には、例えば、静水圧加圧や一軸加圧などを用いることが好ましい。これにより、積層シート１０４を高密度化することが可能である。

（ステップＳ０２：切断）
ステップＳ０２では、ステップＳ０１で得られた積層シート１０４を、図８に示すように切断線Ｌｘ，Ｌｙに沿って切断することにより、未焼成の積層チップ１１６を作製する。積層チップ１１６は、焼成後の積層チップ１６に対応する。積層シート１０４の切断には、例えば、押し切り刃や回転刃などを用いることができる。

図９に示すように、積層チップ１１６は、容量形成部１８に対応する未焼成の容量形成部１１８と、カバー部１９に対応する未焼成のカバー部１１９と、を有する。容量形成部１１８は、セラミック層に対応するグリーンシートの間に、内部電極１１２，１１３が交互に積層されている。

積層チップ１１６には、切断線Ｌｙに沿って切断されて形成された第１切断面１１６ａと、切断線Ｌｘに沿って切断されて形成された第２切断面１１６ｂと、が形成される。第１切断面１１６ａは、Ｘ軸方向に向いており、第１内部電極１１２及び第２内部電極１１３のいずれか一方のＸ軸方向端部が露出している。第２切断面１１６ｂは、Ｙ軸方向に向いており、Ｚ軸方向に交互に並んだ内部電極１１２，１１３の双方のＹ軸方向端部が露出している。

（ステップＳ０３：未焼成のセラミック素体１１１作製）
ステップＳ０３では、ステップＳ０２で得られた積層チップ１１６に未焼成のサイドマージン部１１７を設けることにより、図１０に示す未焼成のセラミック素体１１１を作製する。

サイドマージン部１１７は、内部電極１１２，１１３の双方が露出した第２切断面１１６ｂに設けられる。サイドマージン部１１７は、サイドマージン部１１７形成用のセラミックシートを、積層チップ１１６の第２切断面１１６ｂでＹ軸方向に押圧し打ち抜くことで形成される。当該セラミックシートの厚みを調整することで、例えば焼成後のサイドマージン部１７の厚み寸法を２０μｍ以下にすることができる。

さらに、サイドマージン部１１７が形成された積層チップ１１６をバレル研磨し、サイドマージン部１１７及びカバー部１１９の外縁が研磨される。これにより、稜部Ｒｕ１，Ｒｕ２，Ｒｕ３及び角部Ｒｕ４に丸みが付与された未焼成のセラミック素体１１１が形成される。

バレル研磨は、内部電極１１２，１１３がＹ軸方向に向いた両側面又はＺ軸方向に向いた両主面から露出しない程度にサイドマージン部１１７及びカバー部１１９の角が面取りされる条件で行われる。サイドマージン部１１７及びカバー部１１９が薄く構成された未焼成のセラミック素体１１１では、これらの角を大きく削ることができない。したがって、セラミック素体１１１には、わずかに面取りされ角ばった外観の稜部Ｒｕ１，Ｒｕ２，Ｒｕ３及び角部Ｒｕ４が形成される。

なお、巨視的には、角部Ｒｕ４及び稜部Ｒｕ１，Ｒｕ２，Ｒｕ３は丸みを有するが、微視的には、角部Ｒｕ４及び稜部Ｒｕ１，Ｒｕ２，Ｒｕ３には細かな凹凸が形成されている。当該凹凸の詳細については、後述する。

（ステップＳ０４：焼成）
ステップＳ０４では、ステップＳ０３で得られた未焼成のセラミック素体１１１を焼成することにより、図１～３に示す積層セラミックコンデンサ１０のセラミック素体１１を作製する。焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。焼成温度は、セラミック素体１１１の焼結温度に基づいて決定することができる。

（ステップＳ０５：外部電極形成）
ステップＳ０５では、ステップＳ０４で得られたセラミック素体１１の端面１１ａ及び角部Ｒ４を覆うように導電性ペーストを塗布する。導電性ペーストの塗布は、導電性ペースト内にセラミック素体１１のＸ軸方向端部を浸漬するディップ法により行われる。

塗布された導電性ペーストは、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付けられる。これにより、外部電極１４，１５が形成され、図１～３に示す積層セラミックコンデンサ１０が製造される。さらに、焼き付けられた外部電極１４，１５を下地膜として、１又は複数のメッキ膜が形成されてもよい。

図１１及び１２は、外部電極１４，１５の形成工程を説明する図である。
図１１に示すように、塗布対象であるセラミック素体１１の端面１１ａ及び角部Ｒ４が、ディップ槽Ｄに充填された導電性ペーストＰに浸漬される。
導電性ペーストＰは、金属粉末、バインダ、及び有機溶剤等を混ぜ合わせたスラリー状に構成される。導電性ペーストＰの組成は、所望の電極形状及び機能が得られるように適宜調整される。

続いて、図１２に示すように、セラミック素体１１の端面１１ａ及び角部Ｒ４が、ディップ槽Ｄから引き上げられる。導電性ペーストＰの膜厚は、導電性ペーストＰの粘性や引き上げ速度により制御することができる。これにより、例えば厚み寸法Ｄ１が１０μｍ以下の外部電極１４，１５を形成することができる。

導電性ペーストＰは、セラミック素体１１の引き上げ時に滴状に引き伸ばされるため、端面１１ａの中央部で最も厚く塗布される。一方で、外方に突出している角部Ｒ４では、導電性ペーストＰが流動しやすく、端面１１ａの中央部と比較して導電性ペーストＰがより薄くなる。このため、外部電極１４，１５の厚み寸法Ｄ１を１０μｍ以下に制御する場合、角部Ｒ４の膜厚はさらに薄くなり、外部電極１４，１５から角部Ｒ４が露出することが懸念される。

角部Ｒ４の露出を回避する方法として、バレル研磨によって角部Ｒ４を大きく削り、角部Ｒ４に緩やかなカーブを付与する方法が挙げられる。しかしながら、サイドマージン部１７及びカバー部１９の厚み寸法が２０μｍ以下と薄い場合、角部Ｒ４を大きく削ることで内部電極１２，１３が露出し、内部電極１２，１３間のショートや耐環境性の低下といった問題が生じ得る。

本実施形態では、内部電極１２，１３の露出を回避しつつ外部電極１４，１５の被覆性を十分に確保するため、角部Ｒ４を以下のように構成する。

［角部Ｒ４の詳細な構成］
図１３は、角部Ｒ４を示す図４の部分拡大図である。
本実施形態の角部Ｒ４は、表面粗さＲａが３０ｎｍ以上であり、細かな凹凸を有する。角部Ｒ４が上記表面粗さＲａの条件を満たす凹凸を有することで、導電性ペーストＰの流れが角部Ｒ４の微小な凹凸によって規制され、導電性ペーストＰを角部Ｒ４に留まりやすくすることができる。したがって、外部電極１４，１５の厚み寸法が１０μｍ以下と薄く、角部Ｒ４のカーブが急峻であっても、外部電極１４，１５によって角部Ｒ４を確実に被覆することができる。
なお、本実施形態における表面粗さＲａは、JIS B 0601:2013に基づいて算出される算術平均粗さＲａとする。

本実施形態では、積層チップ１１６の第２切断面１１６ｂでサイドマージン部１１７形成用のセラミックシート１１７ｓを押圧して打ち抜くことにより、角部Ｒｕ４を大きく削らずとも、上記の凹凸形状を付与することができる。
以下、本実施形態の角部Ｒ４の形成方法について詳細に説明する。

図１４～１６は、ステップＳ０３におけるセラミックシート１１７ｓの打ち抜き工程を説明する図である。
まず、図１４に示すように、弾性体からなる平板状のベース部材Ｓの上にセラミックシート１１７ｓを配置する。積層チップ１１６は、一方の第２切断面１１６ｂがＹ軸方向にセラミックシート１１７ｓと対向するように、テープＴで他方の第２切断面１１６ｂが保持されている。

次に、図１５に示すように、積層チップ１１６の第２切断面１１６ｂでセラミックシート１１７ｓをＹ軸方向に押圧する。積層チップ１１６は、セラミックシート１１７ｓとともにベース部材Ｓに局所的に深く沈み込む。これにより、セラミックシート１１７ｓにせん断力が作用する。

このせん断力がセラミックシート１１７ｓのせん断強度以上になると、図１６に示すようにセラミックシート１１７ｓが打ち抜かれる。これにより、せん断面１１７ｅを有するサイドマージン部１１７が形成される。

図１７は、セラミックシート１１７ｓの一部を拡大して示す模式的な図である。
セラミックシート１１７ｓは、セラミック粒子Ｑ、バインダ、及び有機溶剤等を混合してセラミックスラリーを形成し、当該スラリーを乾燥させてシート状に成形されたものである。セラミックシート１１７ｓでは、セラミック粒子Ｑが十分に分散しておらず、セラミック粒子Ｑの凝集体Ｑａが多数形成されている。セラミック粒子Ｑの凝集度は、上記セラミックスラリーの攪拌条件や組成によって調整することができる。

セラミックシート１１７ｓでは、凝集体Ｑａ間の方が、凝集体Ｑａ内よりもせん断強度が小さい。このため、積層チップ１１６の押圧によって、セラミックシート１１７ｓに第２切断面１１６ｂの外縁に沿ったせん断力が付加された場合、図１７の破線で示すように、凝集体Ｑａの間の領域でセラミックシート１１７ｓがせん断される。

この結果、図１８に示すように、打ち抜き直後のサイドマージン部１１７のせん断面１１７ｅには、凝集体Ｑａの形状及び分布に応じた凹凸が形成される。

続いて、上述のように、サイドマージン部１１７が設けられた積層チップ１１６をバレル研磨し、未焼成のセラミック素体１１１を形成する。これにより、図４及び１３に示すように、巨視的には面取りされ、微視的にはセラミックシート１１７ｓの凝集体Ｑａに起因する凹凸を有する角部Ｒ４が形成される。

一方で、図１９に示すように、各セラミック粒子Ｑが分散しており凝集体が形成されていないセラミックシート１３７ｓでは、全体としてほぼ一様なせん断強度を有する。これにより、積層チップ１１６の押圧によってセラミックシート１３７ｓに第２切断面１１６ｂの外縁に沿ったせん断力が付加された場合、図１９の破線で示すように、第２切断面１１６ｂの外縁に沿って滑らかにせん断される。

上記セラミックシート１３７ｓを用いることにより、図２０に示すような、表面粗さＲａが３０ｎｍ未満の円滑な角部Ｒ'４を有するセラミック素体３１が作製される。

セラミック素体３１では、ステップＳ０５の外部電極３４，３５の形成工程において、角部Ｒ'４に導電性ペーストが留まり難く、外部電極３４，３５が途切れてしまう。これにより、角部Ｒ'４が露出した形状の積層セラミックコンデンサ３０が形成され、外部電極３４，３５上に形成されるメッキ膜形成用のメッキ液がセラミック素体３１に浸入する等の不具合が生じる。

本実施形態では、あえてセラミックシート１１７ｓのセラミック粒子Ｑを不均一に分布させることで、角部Ｒ４に微小な凹凸を付与することができる。これにより、外部電極１４，１５から角部Ｒ４が露出することを防止し、上記不具合を防止することができる。

また、セラミックシート１１７ｓにおけるセラミック粒子Ｑの凝集度を調整することで、角部Ｒ４の表面粗さＲａを制御することができる。これにより、表面粗さＲａの制御を、セラミック素体１１の表面処理に依存せずに行うことができる。したがって、内部電極１２，１３の交差面積及び層数を最大限に確保することができ、小型及び大容量で、かつ信頼性の高い積層セラミックコンデンサ１０を作製することができる。

セラミックシート１１７ｓによる角部Ｒ４の表面粗さＲａを制御する他の方法としては、上記の他、例えば、セラミック粒子に対するバインダ及び可塑剤の少なくとも一方の比率を調整する方法が挙げられる。

また、稜部Ｒ１，Ｒ２及び角部Ｒ４は、いずれもセラミックシート１１７ｓの切断面であり、かつバレル研磨によって同様に削られるため、実質的に同一の表面粗さＲａを有するものと推認できる。したがって、角部Ｒ４の表面粗さＲａの値として、外部電極１４，１５に被覆されていない第１稜部Ｒ１の表面粗さＲａの値を代用してもよい。

［実施例及び比較例］
本実施形態の実施例及び比較例として、上記の製造方法に基づいて積層セラミックコンデンサのサンプルを作製した。このサンプルは、焼成後のセラミック素体のＸ軸方向の寸法が１ｍｍ、Ｙ軸方向及びＺ軸方向の寸法が０．５ｍｍとなるように設計された。また、いずれのサンプルも、カバー部１９の厚み寸法Ｄ２は２０μｍ、サイドマージン部１７の厚み寸法Ｄ３は２０μｍとなるように形成された。

まず、上記ステップＳ０１及びＳ０２に基づき、未焼成の積層チップを作製した。続いて、上記ステップＳ０３に基づいて、セラミック粒子、バインダ及び可塑剤等を混合し成形されたセラミックシートを準備し、積層チップの切断面で押圧して打ち抜いた。このとき、セラミックシートを形成するセラミックスラリーの組成及び攪拌等の条件を変えて、せん断面の粗さの異なる６種類のサンプルを作製した。

続いて、各種類のサンプルとも同一の条件の下バレル研磨し、上記ステップＳ０４及びＳ０５に基づいて、焼成及び外部電極の形成を行った。外部電極は、焼付け後の厚み寸法が１０μｍ以下となるよう形成された。これにより、角部の表面粗さＲａの異なる６種類の積層セラミックコンデンサ１０のサンプル（実施例１～４並びに比較例１及び２）が作製された。

続いて、実施例１～４並びに比較例１及び２のサンプルにおける角部の表面粗さＲａを評価した。表面粗さＲａは、各実施例及び比較例の１０００個以上のサンプルのうち、無作為に抜き取った１０個の計測値の平均値とした。当該計測は、セラミック素体の端面付近の断面をＳＥＭ（走査型電子顕微鏡）により観察して撮像し、撮像された画像を画像解析することにより行った。結果を、表１に示す。

表１に示すように、角部の表面粗さＲａは、実施例１で３０ｎｍ、実施例２で７０ｎｍ、実施例３で１１０ｎｍ、実施例４で３００ｎｍ、比較例１で１０ｎｍ、比較例２で２０ｎｍであった。

さらに、実施例１～４並びに比較例１及び２の外部電極１４，１５を光学顕微鏡により観察し、角部による外部電極１４，１５の被覆性について評価した。当該評価は、各実施例及び比較例の１０００個以上のサンプルのうち、無作為に抜き取った２００個に対して行った。当該２００個のサンプルのうち、全てのサンプルにおいて外部電極が角部を覆えているものについてはＡ、外部電極が角部を覆えていないサンプルが１個以上ある場合にはＢ、と判定した。結果を、表１に示す。

外部電極による角部の被覆性については、表面粗さＲａが３０ｎｍ以上３００ｎｍ以下の実施例１～４ではいずれもＡ判定であった。一方で、表面粗さＲａが１０ｎｍ、２０ｎｍの比較例１及び２では、外部電極が角部を覆えていないサンプルがあり、Ｂ判定であった。

以上より、角部の表面粗さＲａを３０ｎｍ以上とすることにより、外部電極１４，１５の厚みが１０μｍ以下であっても、外部電極を途切れることなく形成できることが確認された。

以上、本発明の各実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本発明の実施形態は各実施形態を組み合わせた実施形態とすることができる。

例えば、上記のステップＳ０５における処理の一部を、ステップＳ０４の前に行ってもよい。例えば、ステップＳ０４の前に未焼成のセラミック素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布し、ステップＳ０４において、未焼成のセラミック素体１１１を焼成すると同時に、未焼成の電極材料を焼き付けて外部電極１４，１５の下地層を形成してもよい。また、脱バインダ処理したセラミック素体１１１に未焼成の電極材料を塗布して、これらを同時に焼成してもよい。

なお、本実施形態に係る積層セラミックコンデンサ１０の構成は、図１～３に示す構成に限定されない。例えば、内部電極１２，１３の枚数は、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。

１０…積層セラミックコンデンサ
１１…セラミック素体
１１ａ…端面
１１ｂ…側面
１１ｃ…主面
１２，１３…内部電極
１４，１５…外部電極
１６…積層チップ
１７…サイドマージン部
１８…容量形成部
１９…カバー部
Ｒ４…角部
１１２，１１３…未焼成の内部電極
１１６…未焼成の積層チップ
１１６ｂ…切断面
１１７…未焼成のサイドマージン部
１１８…未焼成の容量形成部
１１９…未焼成のカバー部

Claims

第１方向に積層され、前記第１方向と直交する第２方向の端部の位置が前記第２方向に０．５μｍの範囲内に相互に揃っている複数の内部電極を含む容量形成部と、前記第１方向から前記容量形成部を覆うカバー部と、を含む積層チップと、
前記第２方向から前記積層チップを覆うサイドマージン部と、
を有し、前記第１方向に向く主面と、前記第２方向に向く側面と、前記第１方向及び前記第２方向に直交する第３方向に向く端面と、前記主面、前記側面及び前記端面を接続する角部と、が形成されたセラミック素体と、
前記端面及び前記角部を覆う外部電極と、
を具備し、
前記角部の表面粗さＲａは、３０ｎｍ以上３００ｎｍ以下であり、
前記外部電極は、前記端面上の前記第３方向に沿った厚み寸法が１０μｍ以下である
積層セラミックコンデンサ。
請求項１に記載の積層セラミックコンデンサであって、
前記サイドマージン部は、前記第２方向に沿った厚み寸法が２０μｍ以下である
積層セラミックコンデンサ。
請求項１又は２に記載の積層セラミックコンデンサであって、
前記カバー部は、前記第１方向に沿った厚み寸法が２０μｍ以下である
積層セラミックコンデンサ。
第１方向に向く主面と、前記第１方向に直交する第２方向に向く側面と、前記第１方向及び前記第２方向に直交する第３方向に向く端面と、前記主面、前記側面及び前記端面を接続する角部と、が形成されたセラミック素体と、前記セラミック素体の前記端面及び前記角部を覆う外部電極と、を備えた積層セラミックコンデンサの製造方法であって、
内部電極が形成された複数のセラミックシートを前記第１方向に積層することで作製された積層シートを切断することにより、前記第１方向に前記内部電極が積層された容量形成部と、前記第１方向から前記容量形成部を覆うカバー部と、前記内部電極の端部が露出する前記第２方向に向いた切断面と、を有する積層チップを作製し、
サイドマージン部形成用セラミックシートを前記積層チップの前記切断面で前記第２方向に押圧し打ち抜くことで、前記積層チップの前記切断面にサイドマージン部を形成し、
前記サイドマージン部が形成された前記積層チップをバレル研磨し、焼成することで、前記角部の表面粗さＲａが３０ｎｍ以上である前記セラミック素体を作製し、
前記セラミック素体の前記端面及び前記角部を導電性ペーストに浸漬することで外部電極を形成する
積層セラミックコンデンサの製造方法。
請求項４に記載の積層セラミックコンデンサの製造方法であって、
前記セラミック素体を作製する工程では、前記サイドマージン部が形成された前記積層チップをバレル研磨し、焼成することで、前記角部の表面粗さＲａが３０ｎｍ以上３００ｎｍ以下である前記セラミック素体を作製し、
前記外部電極は、前記端面上の前記第３方向に沿った厚み寸法が１０μｍ以下である
積層セラミックコンデンサの製造方法。