JP2017037930A - セラミック電子部品の製造方法及びセラミック電子部品 - Google Patents

Abstract

【課題】セラミック電子部品の特性に悪影響を及ぼすことなくセラミック電子部品の本体表面を粗化して、封止樹脂との密着性の高いセラミック電子部品を製造することのできるセラミック電子部品の製造方法、及び、封止樹脂との密着性の高いセラミック電子部品を提供すること。【解決手段】直方体形状であり互いに相対する第１主面と第２主面とを有する本体と、上記本体の表面の一部に設けられた第１外部電極及び第２外部電極と、を備えるセラミック電子部品の製造方法であって、セラミックと有機物とを含む積層ブロックの第１主面に、突起が設けられた突起面を当て、上記積層ブロックの第１主面に沿った方向に上記突起面と上記積層ブロックとを相対的に動かすことにより、上記積層ブロックの第１主面に複数の凹部を設ける工程と、上記凹部が設けられた積層ブロックを切断してチップを得る工程と、上記チップを焼成して本体を得る工程と、を備えることを特徴とするセラミック電子部品の製造方法。【選択図】図１

Description

本発明は、セラミック電子部品の製造方法及びセラミック電子部品に関する。

実装基板の小型化のため、実装基板にセラミック電子部品が内蔵された部品内蔵基板が使用されている。部品内蔵基板では、基板に内蔵される電子部品と、電子部品を封止する封止樹脂との密着性の向上が重要な課題となっている。特許文献１には、セラミック電子部品の外部電極と封止樹脂との密着性を高めるため、外部電極の表面を粗化処理液で粗くすることが記載されている。一方、セラミック電子部品の本体と封止樹脂との密着性の向上も求められている。特に、２つの外部電極の間に位置する本体の表面から封止樹脂が剥離すると、イオンマイグレーションを起こしやすくなる。また、実装基板の表面に実装されるセラミック電子部品においても、その本体の表面を粗くすることで、導電性ペーストを焼き付けて形成される外部電極の密着性の向上や外部電極の形状ばらつきが低減でき、実装時の外部電極の剥がれや、ツームストーンを防止することができる。このような背景から、セラミック電子部品の本体表面を粗化することが求められている。

特開２０１４−２３９１３９号公報

セラミック電子部品の本体を粗化する方法の１つとして、粗化処理液を使用した化学的処理が挙げられる。この方法では粗化処理液が本体内部に残留し、セラミック電子部品の特性に悪影響を及ぼす可能性がある。また、セラミック電子部品の本体を粗化する方法の他の１つとして、粒子をセラミック電子部品の表面に衝突させるブラスト処理が挙げられる。この方法ではセラミック電子部品の角部や稜線部が過度に削られることによって、セラミック電子部品が丸みを帯び、セラミック電子部品の実装安定性に悪影響を及ぼす可能性や、ビアとの接続面積を減少させる可能性がある。また、セラミック電子部品の本体を粗化する方法の他の１つとして、凹凸面を部品の表面に押圧する転写処理が挙げられる。この方法では充分な粗さを得るために凹凸面の粗さを大きくするか、圧力を大きくする必要がある。しかし、凹凸面の粗さを大きくし、あるいは圧力を大きくすると、本体内部に設けられた内部導体層に局所的な圧力が加わって変形するおそれがある。内部導体層が変形すると、セラミック電子部品の電気的特性に悪影響を及ぼす可能性がある。

本発明は上記の課題を解決するためになされたものであり、セラミック電子部品の特性に悪影響を及ぼすことなく粗化されたセラミック電子部品、及びその製造方法を提供することを目的とする。

すなわち、上記目的を達成するための、本発明のセラミック電子部品の製造方法は、直方体形状であり互いに相対する第１主面と第２主面とを有する本体と、上記本体の表面の一部に設けられた第１外部電極及び第２外部電極と、を備えるセラミック電子部品の製造方法であって、セラミックと有機物とを含む積層ブロックの第１主面に、突起が設けられた突起面を当て、上記積層ブロックの第１主面に沿った方向に上記突起面と上記積層ブロックとを相対的に動かすことにより、上記積層ブロックの第１主面に複数の凹部を設ける工程と、上記凹部が設けられた積層ブロックを切断してチップを得る工程と、上記チップを焼成して本体を得る工程と、を備えることを特徴とする。

本発明のセラミック電子部品の製造方法は、積層された複数のセラミックシートと複数の導電膜をプレスして上記積層ブロックを得る工程をさらに備え、上記積層ブロックを得る工程では、上記積層ブロックの第１主面となる面に弾性部材を載せてプレスを行うことが好ましい。また、上記積層ブロックを得る工程では、上記積層ブロックの第２主面となる面に弾性部材を載せてプレスを行うことが好ましい。

本発明のセラミック電子部品の製造方法は、上記積層ブロックの第２主面に、突起が設けられた突起面を当て、上記積層ブロックの第２主面に沿った方向に上記突起面と上記積層ブロックとを相対的に動かすことにより、上記積層ブロックの第２主面に複数の凹部を設ける工程をさらに備えることが好ましい。

本発明のセラミック電子部品の製造方法は、上記チップを焼成して上記本体を得る工程の前に、複数の凹部が設けられたチップの表面に外部電極を形成する工程をさらに備えることが好ましい。

本発明のセラミック電子部品の製造方法において、上記積層ブロックの第１主面に複数の凹部を設ける工程では、一方向に延びる凹部を形成することが好ましい。

本発明のセラミック電子部品の製造方法において、上記積層ブロックの第１主面に複数の凹部を設ける工程では、上記突起面を有する突起部材を複数個使用することが好ましい。

本発明のセラミック電子部品の製造方法の別の態様は、直方体形状であり互いに相対する第１主面と第２主面とを有する本体と、上記本体の表面の一部に設けられた第１外部電極及び第２外部電極と、を備えるセラミック電子部品の製造方法であって、セラミックと有機物とを含む積層ブロックを切断して複数のチップを得る工程と、上記複数のチップの第１主面に、突起が設けられた突起面を当て、上記チップの第１主面に沿った方向に上記突起面と上記複数のチップとを相対的に動かすことにより、上記チップの第１主面に複数の凹部を設ける工程と、上記凹部が設けられたチップを焼成して本体を得る工程と、を備えることを特徴とする。

本発明のセラミック電子部品の製造方法の別の態様では、積層された複数のセラミックシートと複数の導電膜をプレスして上記積層ブロックを得る工程をさらに備え、上記積層ブロックを得る工程では、上記積層ブロックの第１主面となる面に弾性部材を載せてプレスを行うことが好ましい。また、上記積層ブロックを得る工程では、上記積層ブロックの第２主面となる面に弾性部材を載せてプレスを行うことが好ましい。

本発明のセラミック電子部品の製造方法の別の態様では、上記チップの第２主面に、突起が設けられた突起面を当て、上記チップの第２主面に沿った方向に上記突起面と上記チップとを相対的に動かすことにより、上記チップの第２主面に複数の凹部を設ける工程をさらに備えることが好ましい。

本発明のセラミック電子部品は、直方体形状であり互いに相対する第１主面と第２主面とを有する本体と、上記本体の表面の一部に設けられた第１外部電極及び第２外部電極と、を備えるセラミック電子部品であって、上記第１主面には一方向に延びる複数の凹部が設けられていることを特徴とする。

本発明のセラミック電子部品において、上記複数の凹部は、少なくとも上記第１主面が露出する部分の全体に設けられていることが好ましい。

本発明のセラミック電子部品において、上記複数の凹部は、少なくとも上記第１主面の全体に設けられていることが好ましい。

本発明のセラミック電子部品において、上記複数の凹部の延びる方向は、上記直方体の長さ方向に平行な方向と異なり、かつ、上記直方体の長さ方向に直交する方向とも異なることが好ましい。

本発明のセラミック電子部品において、上記第１主面及び上記第２主面に設けられる上記第１外部電極及び上記第２外部電極は、上記第１主面上及び上記第２主面上に直接設けられた導電薄膜と、上記導電薄膜上に直接設けられためっき層とを含み、上記めっき層の最大厚みは、上記導電薄膜の最大厚みよりも大きいことが好ましい。

本発明のセラミック電子部品において、上記本体は、積層された複数のセラミック層と複数の内部導体層を有し、上記複数の内部導体層は、少なくとも上記本体の第１端面に露出し、上記第１端面に設けられた上記第１外部電極と接続する複数の第１内部導体層と、少なくとも上記本体の第２端面に露出し、上記第２端面に設けられた上記第２外部電極と接続する複数の第２内部導体層と、を含むことが好ましい。

本発明のセラミック電子部品では、さらに、上記第２主面には、一方向に延びる複数の凹部が設けられており、上記第２主面の凹部が延びる方向は、上記第１主面の凹部が延びる方向とは異なることが好ましい。

この発明によれば、セラミック電子部品の特性に悪影響を及ぼすことなくセラミック電子部品の本体表面を粗化して、封止樹脂との密着性の高いセラミック電子部品を製造することができ、また、封止樹脂との密着性の高いセラミック電子部品を提供することができる。

図１は、本発明のセラミック電子部品である積層セラミックコンデンサの一例を模式的に示す斜視図である。 図２（ａ）は、図１に示す積層セラミックコンデンサの本体の一例を模式的に示す斜視図であり、図２（ｂ）は、図２（ａ）に示す積層セラミックコンデンサの本体のＬＴ断面図である。 図３は、図１に示す積層セラミックコンデンサのＬＴ断面図である。 図４は、図３に示す積層セラミックコンデンサとは外部電極の構成が異なる積層セラミックコンデンサの一例を模式的に示すＬＴ断面図である。 図５は、積層シートの一例を模式的に示す断面図である。 図６は、積層ブロックを得るプレス工程の一例を模式的に示す断面図である。 図７は、積層ブロックの第１主面に複数の凹部を設ける工程の一例を模式的に示す断面図である。 図８は、積層ブロックの第１主面に複数の凹部を設ける工程の一例を模式的に示す断面図である。 図９は、積層ブロックの第１主面に複数の凹部を設ける工程の一例を模式的に示す断面図である。 図１０は、突起面を有する突起部材を複数個使用して積層ブロックの第１主面に複数の凹部を設ける工程の一例を模式的に示す断面図である。 図１１は実施例１で形成した凹部を含む本体の第１主面の上面写真である。

以下、図面を参照して、本発明のセラミック電子部品の製造方法及びセラミック電子部品について説明する。しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する本発明の個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。

本発明のセラミック電子部品の製造方法で製造することのできるセラミック電子部品としては、コンデンサ、インダクタ、圧電部品、サーミスタ等が挙げられる。以下、本発明のセラミック電子部品の製造方法で製造することのできるセラミック電子部品の例として、コンデンサ、特に積層セラミックコンデンサについて説明する。

積層セラミックコンデンサは、直方体形状の本体と、本体の表面の一部に設けられた複数の外部電極とを備える。図１は、本発明のセラミック電子部品である積層セラミックコンデンサの一例を模式的に示す斜視図である。積層セラミックコンデンサ１は、本体１０の表面の一部に外部電極１００を設けてなる。

図２（ａ）は、図１に示す積層セラミックコンデンサの本体の一例を模式的に示す斜視図であり、図２（ｂ）は、図２（ａ）に示す積層セラミックコンデンサの本体のＬＴ断面図である。図３は、図１に示す積層セラミックコンデンサのＬＴ断面図である。

本発明のセラミック電子部品を構成する本体は、直方体形状であり、直方体の長さ方向、幅方向、高さ方向を図１に示す積層セラミックコンデンサ１及び図２（ａ）に示す本体１０においてそれぞれ両矢印Ｌ、Ｗ、Ｔで定める方向とする。ここで、長さ方向と幅方向と高さ方向とは互いに直交する。高さ方向は、本体１０を構成する複数のセラミック層２０と複数の内部導体層３０が積み上げられていく方向である。また、長さ方向は、本体の両端に外部電極を設けた際に外部電極が向かい合う方向（その方向に複数個の異なる外部電極が存在する方向）である。

本体１０は、６面を有する直方体形状であり、高さ方向に互いに相対する第１主面１１及び第２主面１２、幅方向に互いに相対する第１側面１３及び第２側面１４、長さ方向に互いに相対する第１端面１５及び第２端面１６を有する。なお、本体の直方体形状は、直方体の角の部分や稜線となる部分が丸められて曲面となるように形成された形状を含み、また、表面に凹凸が形成された形状も含む。

積層セラミックコンデンサ１又は本体１０の第１端面１５又は第２端面１６に交差し、かつ、高さ方向に沿う、セラミック電子部品(積層セラミックコンデンサ）又は本体の断面をＬＴ断面という。図２（ｂ）及び図３はそれぞれ本体及び積層セラミックコンデンサのＬＴ断面図である。

第１側面１３、第２側面１４、第１端面１５、第２端面１６は、内部導体層３０が露出していてもよい面であり、これらの面のうち内部導体層３０が露出している面のいずれかを任意に「本体の表面」と定めてこの表面の一部に第１外部電極１１０及び第２外部電極１２０を設けることができる。また、第１側面１３と第１端面１５の両方に内部導体層が露出している場合、第１側面１３と第１端面１５の両方を含む概念として「第１表面」を定めてもよい。

本体１０は、積層された複数のセラミック層２０と複数の内部導体層３０を有し、複数の内部導体層３０は、少なくとも本体１０の第１端面１５に露出し、第１端面１５に設けられた第１外部電極１１０と接続する複数の第１内部導体層３５と、少なくとも本体１０の第２端面１６に露出し、第２端面１６に設けられた第２外部電極１２０と接続する複数の第２内部導体層３６とを備えている。このような構成であると積層セラミックコンデンサとして良好な性能を発揮することができる。

複数のセラミック層２０の平均厚みは、例えば、０．５μｍ以上４μｍ以下であることが好ましい。各セラミック層は、例えばチタン酸バリウム（ＢａＴｉＯ_３）、チタン酸カルシウム（ＣａＴｉＯ_３）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、またはジルコン酸カルシウム（ＣａＺｒＯ_３）等を主成分とするセラミック材料を含む。また、各セラミック層２０は、主成分よりも含有量の少ない副成分として、Ｍｎ、Ｍｇ、Ｓｉ、Ｃｏ、Ｎｉ、または希土類等を含んでいてもよい。

複数の内部導体層３０は、高さ方向に交互に配置された第１内部導体層３５および第２内部導体層３６を含む。第１内部導体層３５は、セラミック層２０を挟んで第２内部導体層３６と対向する対向部と、対向部から第１端面１５に引き出されて第１端面１５に露出する引出部とを有する。第２内部導体層３６は、セラミック層２０を挟んで第１内部導体層３５の対向部と対向する対向部と、対向部から第２端面１６に引き出されて第２端面１６に露出する引出部とを有する。各内部導体層３０は、高さ方向から平面視されて、略矩形状である。複数の内部導体層３０の平均厚さは、例えば、０．２μｍ以上２μｍ以下であることが好ましい。複数の内部導体層３０は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、またはＡｕ等の金属材料を含む。

複数の内部導体層３０及び複数のセラミック層２０の各々の平均厚さは、以下のように測定される。まず、研磨により露出させた本体の長さ方向に直交する断面を走査型電子顕微鏡にて観察する。次に、本体の断面の中心を通る高さ方向に沿った中心線、およびこの中心線から両側に等間隔に２本ずつ引いた線の合計５本の線上における厚さを測定する。平均厚さは、この５つの測定値の平均値とする。より正確な平均厚さを求めるには、高さ方向における上部、中央部、下部のそれぞれについて上記５つの測定値を求め、これら測定値の平均値を平均厚さとする。

図２（ａ）、図２（ｂ）及び図３には、本体１０の第１主面１１に複数の凹部１７が設けられた様子を示している。複数の凹部１７は第１主面１１において一方向に延びている。ここで「凹部が一方向に延びる」とは、第１主面において凹部の向きがランダムではないこと、及び、凹部が離散した窪みのような形状ではなく連続して所定の長さを有する溝状であることを意味している。このように本体１０の第１主面１１に複数の凹部１７が設けられており、複数の凹部が一方向に延びていると、ランダムに形成された凹部よりも一方向における寸法が大きいため、封止樹脂が凹部に入り込みやすく、また、毛細管現象も相まって、封止樹脂との接触面積が増大する。そのため、積層セラミックコンデンサ１を部品内蔵基板用のセラミック電子部品として使用した場合に、積層セラミックコンデンサ１と、積層セラミックコンデンサ１を封止する封止樹脂との密着性を向上させることができる。

第１主面１１に設けられ一方向に延びる複数の凹部１７の有無やその延びる方向は、光学顕微鏡により確認することができる。第１主面１１に設けられた複数の凹部１７の延びる方向は、本体１０を構成する直方体の長さ方向に平行な方向と異なり、かつ、直方体の長さ方向に直交する方向とも異なることが好ましい。図１及び図２（ａ）では、長さ方向は両矢印Ｌで表す方向であり、長さ方向に直交する方向は幅方向を意味し、両矢印Ｗで表す方向である。凹部１７の延びる方向がこのような方向になっていると、凹部の延びる方向が２つの外部電極を最短で結ぶ方向と異なるので、イオンマイグレーションによる絶縁抵抗の低下も抑制し得る。すなわち、イオンマイグレーションが生じたとしても凹部の延びる方向に沿って進展することになり、進展経路が長くなるので、２つの外部電極の間で絶縁抵抗が低下することを抑制することができる。

また、複数の凹部１７は、一方の側面（第１側面１３）から他方の側面（第２側面１４）まで延びる凹部であることが好ましい。この場合も、凹部の延びる方向が２つの外部電極を最短で結ぶ方向と異なるので、２つの外部電極の間でイオンマイグレーションによる絶縁抵抗の低下を抑制し得る。

第１主面１１に設けられた凹部１７は一方向に延びる溝であって、レーザー表面粗さ計で測定した第１主面の表面粗さ（算術平均粗さＲａ）が０．０１μｍ以上であることが好ましく、０．０４μｍ以上であることがより好ましい。凹部が一方向に延びる溝であって第１主面の表面粗さが０．０１μｍ以上であると、封止樹脂が毛細管現象により凹部内に入り込んで、封止樹脂と第１主面との接触面積が増大するとともに、アンカー効果により、封止樹脂と第１主面との密着性が向上しやすくなる。また、凹部が一方向に延びる溝であって第１主面の表面粗さが１．５μｍ以下であることが好ましく、０．４μｍ以下であることがより好ましい。第１主面の表面粗さが１．５μｍ以下であると電気的特性が低下しにくい。また、ビア電極との接続信頼性も低下しにくい。本明細書において、凹部が設けられた第１主面も含めた、積層セラミックコンデンサを構成する各部位の表面粗さはＪＩＳ Ｂ ０６０１（２００１）に準拠した方法で測定することができる。

図１に示すように、本体１０の第１主面１１はその一部が外部電極１００で覆われていることがあることから、第１主面１１はその全体が露出しておらず、一部のみが露出していることがある。図１では第１主面１１の露出した部分を第１主面の露出部１１ａとして示しており、複数の凹部１７は、第１主面の露出部１１ａの全体に設けられている。第１主面の露出部１１ａは封止樹脂と接触する部分に該当するので、この部分に凹部が設けられていることにより、積層セラミックコンデンサと封止樹脂の密着性を向上させることができる。また、第１主面の露出部と封止樹脂との密着性が、第１側面又は第２側面において露出している部分と封止樹脂との密着性よりも大きいことが好ましい。第１主面の露出部に凹部が設けられていて、第１側面又は第２側面において露出している部分に凹部が設けられていない場合、第１主面の露出部と封止樹脂との密着性の方が大きくなる。なお、セラミック電子部品と封止樹脂との密着性は、ＪＩＳ ６４８１−１９９６により評価することができる。

また、図３に示すように、本体１０の第１主面１１の全体を見ると、第１外部電極１１０又は第２外部電極１２０で覆われることとなり、積層セラミックコンデンサとしたときには露出しない部位である、第１主面１１の被覆部１１ｂ、１１ｃにおいても複数の凹部１７が設けられている。すなわち、複数の凹部１７は第１主面１１の全体に設けられている。複数の凹部１７が第１主面１１の全体に設けられている場合、露出部１１ａにおいて封止樹脂との密着性を向上できることに加え、さらに、被覆部１１ｂ、１１ｃにおいては第１外部電極１１０又は第２外部電極１２０との密着性を向上させることができる。これは、外部電極となるペーストが被覆部に塗布された場合に、ペーストが毛細管現象により凹部内に入り込んで、外部電極と第１主面との接触面積が増大するとともに、アンカー効果により、外部電極と第１主面との密着性が向上するためである。そのため、複数の凹部１７が第１主面１１の全体に設けられていることが好ましい。

また、本体１０の第２主面１２にも一方向に延びる複数の凹部１８が設けられていてもよい。第１主面１１に設けられた複数の凹部１７に加えてさらに第２主面１２にも複数の凹部１８が設けられていると、積層セラミックコンデンサ１と、積層セラミックコンデンサ１を封止する封止樹脂との密着性をさらに向上させることができる。

また、第２主面１２の凹部１８が延びる方向は、第１主面１１の凹部１７が延びる方向とは異なることが好ましい。凹部１８が延びる方向が凹部１７の延びる方向と異なっていると、封止樹脂に対してずれる力が加わった時に力の加わる向きに対して凹部１７と凹部１８のいずれかは力の加わる向きと違う方向に延びているために高いアンカー効果を発揮することができる。そのため、封止樹脂とセラミック電子部品との間の接着が剥離することがより確実に防止される。

また、セラミック電子部品が実装される向きによって電子部品の性能に差がある場合において、セラミック電子部品を外観から方向識別したいという要求がある。第１主面１１に複数の凹部１７が設けられていることによって、第１主面１１とその他の面での光の反射態様の違いを利用して、第１主面１１とその他の面とを区別することができる。そして、第１主面１１と第２主面１２とで凹部１７、凹部１８の延びる方向が異なる場合には、第１主面１１と第２主面１２で光の反射態様が異なり、第１主面１１と第２主面１２とを区別することができる。

本体１０の第１側面１３及び第２側面１４には一方向に延びる凹部が設けられていないことが好ましい。このことから、一方向に延びる凹部が設けられている第１主面１１の表面粗さは本体１０の第１側面１３及び第２側面１４の表面粗さよりも大きいことが好ましい。

本体１０の寸法は、本体１０の高さ方向の寸法をＤＴ、長さ方向の寸法をＤＬ、幅方向の寸法をＤＷとしたときに、ＤＴ＜ＤＷ＜ＤＬ、（１／７）ＤＷ≦ＤＴ≦（１／３）ＤＷ、又は、ＤＴ＜０．２５ｍｍが満たされるような薄型のものであることが好ましく、このような本体の寸法を有するセラミック電子部品であると本発明の効果がより発揮される。具体的には、０．０５ｍｍ≦ＤＴ＜０．２５ｍｍ、０．４ｍｍ≦ＤＬ≦１ｍｍ、０．３ｍｍ≦ＤＷ≦０．５ｍｍである場合に本発明の効果がさらに発揮される。なお、ＤＴ、ＤＷ及びＤＬの関係はこれに限られず、例えばＤＬ＜ＤＷであってもよい。

また、高さ方向から見た場合の外部電極の長さ方向の寸法は、本体の幅方向の寸法ＤＷよりも大きいことが好ましい。これにより、実装されるセラミック電子部品が薄型であっても実装基板との固着力を増やすことができる。あるいは、基板に埋め込まれるセラミック電子部品へのビア接続が容易になる。

図３には本体１０の表面に設けた第１外部電極１１０、第２外部電極１２０も示している。これらの外部電極の好ましい構成について以下に説明する。第１外部電極１１０は、本体１０の第１端面１５に設けられ、かつ、第１端面１５から第１主面１１、第２主面１２、第１側面１３及び第２側面１４のそれぞれの一部に延び、それぞれの面を被覆している。第１外部電極１１０は、第１端面１５で各第１内部導体層３５と接続されている。第２外部電極１２０は、本体１０の第２端面１６に設けられ、かつ、第２端面１６から第１主面１１、第２主面１２、第１側面１３及び第２側面１４のそれぞれの一部に延び、それぞれの面を被覆している。第２外部電極１２０は、第２端面１６で各第２内部導体層３６と接続されている。

図３に示す形態の第１外部電極１１０、第２外部電極１２０は、ガラスとＮｉとを含む下地層６０を有し、めっき層として、下地層６０を直接覆うＣｕめっき層６１を有する。Ｃｕめっき層６１が第１外部電極１１０、第２外部電極１２０の最外層である。下地層６０を構成するガラスとしては、ＢａＯ−ＳｒＯ−Ｂ_２Ｏ_３−ＳｉＯ_２系ガラスフリットを用いることが好ましい。Ｃｕめっき層６１の平均厚みは、１μｍ以上１５μｍ以下であることが好ましい。また、めっき層として、Ｎｉ、Ｓｎ、Ｐｄ、Ａｕ、Ａｇ、Ｐｔ、ＢｉおよびＺｎなどから選ばれる少なくとも１種の金属を含むめっき層を用いてもよい。

なお、めっき層は複数あってもよい。例えば、めっき層は、第１Ｃｕめっき層と第１Ｃｕめっき層を直接覆う第２Ｃｕめっき層とを有してもよい。この場合、好ましくは、第２Ｃｕめっき層のＣｕ粒子の平均粒径は、第１Ｃｕめっき層のＣｕ粒子の平均粒径よりも小さい。また、複数のめっき層としては、第１Ｃｕめっき層及び第２Ｃｕめっき層に変えて、下地層から外側に向かって順に、Ｃｕめっき層、Ｎｉめっき層及びＳｎめっき層が設けられていても良い。この場合、Ｓｎめっき層が、各外部電極の最外層である。また、外部電極１００は、第１外部電極１１０と第２外部電極１２０との間に、第１外部電極１１０及び第２外部電極１２０とは別の外部電極を含んでいても良い。また、下地層６０は、Ｎｉに代えて、Ｃｕを含んでいてもよい。また、外部電極１００は、下地層６０を含まずにめっき層のみによって構成されていてもよい。

図４は、図３に示す積層セラミックコンデンサとは外部電極の構成が異なる積層セラミックコンデンサの一例を模式的に示すＬＴ断面図である。本発明のセラミック電子部品において、第１主面及び第２主面に設けられる第１外部電極及び第２外部電極は、第１主面上及び第２主面上に直接設けられた導電薄膜と、導電薄膜上に直接設けられためっき層とを含み、めっき層の最大厚みは、導電薄膜の最大厚みよりも大きいことが好ましい。

図４に示す積層セラミックコンデンサ２では、本体１０の構成は図３に示す積層セラミックコンデンサ１と同様であるが、外部電極の構成が異なる。具体的には、第１主面１１上及び第２主面１２上に導電薄膜６２が直接設けられており、導電薄膜６２上にＣｕめっき層６１が直接設けられている。すなわち、第１主面１１上及び第２主面１２上においては第１外部電極１１０及び第２外部電極１２０に下地層が含まれていないことになる。

導電薄膜６２は、スパッタで形成されたスパッタ膜、又は、金属蒸着で形成された蒸着膜であることが好ましく、導電薄膜６２の厚みは、１μｍ未満であることが好ましい。導電薄膜６２をスパッタ膜又は蒸着膜で形成することによって、導電薄膜６２を構成する金属が第１主面１１及び第２主面１２の表面の複数の凹部内に入り込みやすい。これにより、導電薄膜６２の第１主面１１及び第２主面１２に対する密着性が高まる。さらに、外部電極のある断面において、導電薄膜６２の最大厚みはＣｕめっき膜６１の最大厚みより薄くなっている。そのような構成であると、第１外部電極１１０及び第２外部電極１２０の表面であって、本体１０の第１主面１１上に位置する部分には、本体１０の第１主面１１に設けられた複数の凹部１７の形状が反映されて、複数の凹部が設けられることになる。すなわち、第１外部電極１１０及び第２外部電極１２０の表面にも複数の凹部が存在することとなるので、第１外部電極１１０及び第２外部電極１２０の部分において封止樹脂との密着性の高いセラミック電子部品が得られる。

同様に、第２主面１２に複数の凹部１８が設けられている場合、第１外部電極１１０及び第２外部電極１２０の表面であって、本体１０の第２主面１２上に位置する部分にも、第２主面１２に設けられた複数の凹部１８の形状が反映されて、複数の凹部が設けられることになる。すなわち、第１外部電極１１０、第２外部電極１２０の第２主面１２側の表面にも複数の凹部が存在することとなるので、第１外部電極１１０及び第２外部電極１２０の部分において封止樹脂との密着性がより高いセラミック電子部品が得られる。

導電薄膜６２の一部は、下地層６０の上にまで設けられていてもよい。図４に示す積層セラミックコンデンサ２では、導電薄膜６２が下地層６０の上にも設けられており、その上にＣｕめっき層６１が順次設けられている。すなわち、図４に示す積層セラミックコンデンサ２における第１外部電極１１０及び第２外部電極１２０は、下地層６０が最初に形成され、その上に導電薄膜６２が形成され、続いてＣｕめっき層６１が形成されてなる。

なお、本発明のセラミック電子部品は、基板に内蔵される電子部品として使用でき、また、基板の表面に実装される電子部品としても使用することができる。基板の表面に実装される電子部品の場合、その外部電極の表面は、例えば、Ｓｎめっき層である。基板の表面に実装される電子部品の場合であっても、上述の各特徴を備えることにより、外部電極の形状ばらつきが抑制され、ツームストーンを防止するという効果を奏する。

以下に、本発明のセラミック電子部品の製造方法の一例として、積層セラミックコンデンサの製造方法について説明する。セラミックと有機物および溶媒等が混合されたセラミックスラリーを、キャリアフィルム上に印刷、スプレーコーティング又はダイコーティング等によってシート状に塗布することによって、セラミックシートを得る。セラミックシートには、セラミック、有機物、および残留溶媒が含まれている。セラミックシート上に、スクリーン印刷またはグラビア印刷等によって内部導体層となる導電膜を形成する。導電膜が形成されたセラミックシートを複数枚積層して、積層シートを得る。セラミックシートに含まれる有機物としては、バインダとしてのポリビニルブチラール系バインダ、フタル酸エステル系バインダ（例えばフタル酸ジオクチル）等が挙げられる。

図５は、積層シートの一例を模式的に示す断面図である。積層シート２００にはセラミックと有機物が含まれており、積層シート２００には第１主面２１１と第２主面２１２が設けられる。第１主面２１１と第２主面２１２は後にプレスにより加圧される際の上面及び底面であり、セラミック電子部品における第１主面及び第２主面と同じ位置になる面である。積層シート２００の厚さ方向中央部には、セラミックシート２２０と導電膜２３０とが交互に積層されており、厚さ方向上部及び下部には導電膜が形成されておらずセラミックシートのみが積層された第１保護部２２１及び第２保護部２２２が設けられている。第１保護部２２１及び第２保護部２２２は、後述するプレス工程において厚さ方向中央部の積層構造を保護するために設けられている。第１保護部２２１及び第２保護部２２２の厚みは、５μｍ以上１００μｍ以下が好ましい。保護部の厚みを５μｍ以上とするのは、チップのシール性確保が理由であり、保護部の厚みを１００μｍ以下とするのは、プレス時、積層シートへ加わる圧力の確保が理由である。

導電膜２３０は全面に設けられているわけではなく、導電膜が形成されていない部分が厚さ方向に交互に存在するように導電膜の形成位置とセラミックシートの積層位置を定める。また、厚さ方向に導電膜が全ての層で形成されている部分もあるので、導電膜の積層数が部位によって異なっているといえる。

積層シートを剛体プレス又は静水圧プレス等により加圧することで成形し、積層ブロックを得る。図６は、積層ブロックを得るプレス工程の一例を模式的に示す断面図である。積層ブロックを得る工程では、積層された複数のセラミックシートと複数の導電膜をプレスして積層ブロックを得る。図６には図５に示した積層シート２００をプレスして積層ブロックを得る様子を示している。

積層シート２００の第１主面２１１と第２主面２１２にはそれぞれ弾性部材２４１及び弾性部材２４２を載せてプレスを行うことが好ましい。図５に示すように、導電膜２３０の積層数が少ない部位では空間が存在しているが、図６に示すように、プレス工程によってこの空間が埋められると共に、この部位において積層シート２００の第１主面２１１及び第２主面２１２に窪み２１３、２１４が生じる。ここで、弾性部材２４１、２４２は弾性を有するのでプレスに伴いその厚さを変化させることができるので窪み２１３、２１４に入り込んで、プレスの圧力をこの部位の厚み方向に伝達することができる。すなわち、弾性部材を使用することで、導電膜の積層数が少ない部位におけるシート間の密着性を向上させることができる。弾性部材の材質としては、例えば、シリコンゴム等のラバーが挙げられる。

続いて、積層ブロックの第１主面に、突起部材の突起が設けられた突起面を当て、積層ブロックの第１主面に沿った方向に突起面と積層ブロックとを相対的に動かすことにより、積層ブロックの第１主面に複数の凹部を設ける。図７、図８及び図９は、積層ブロックの第１主面に複数の凹部を設ける工程の一例を模式的に示す断面図である。

複数の突起が設けられた突起面２６１を有する突起部材２６０を準備（図７参照）し、積層ブロック２５０の第１主面２１１に突起面２６１を当てて、第１主面２１１に沿った方向に相対的に動かす（図８参照）。このとき、突起面２６１が積層ブロック２５０の第１主面２１１を引っ掻き、積層ブロック２５０の第１保護部２２１の高さ方向の一部を削り取ることによって積層ブロック２５０の第１主面２１１に複数の凹部２１７が形成される（図９参照）。このとき、好ましくは、第１主面２１１の全体が引っ掻かれ、第１保護部２２１の第１主面２１１の全体にわたって高さ方向の一部を削り取ることによって積層ブロック２５０の第１主面２１１の全体に複数の凹部２１７が形成される。突起面２６１を動かす際に、複数の凹部２１７の方向が一方向に延びるようにすることが好ましい。

また、複数の凹部２１７の延びる向きは積層ブロック２５０の第１主面２１１の全体にわたって同じ方向でなくてもよく、後に積層ブロック２５０を切断してチップとしたときに凹部が延びる向きがチップごとに異なっていてもよい。例えば、突起面２６１を第１主面２１１に当てて回転運動させることにより凹部を形成してもよい。チップは非常に小さいのでチップごとに見た場合は一方向に延びた凹部が形成されることになるが、他のチップとは凹部の延びる向きは異なることになる。

ここで、突起面を当てる面はプレス工程において弾性部材が載せられた主面であることが好ましい。弾性部材が載せられた主面は、導電膜の積層数の違いに応じた窪みが主面に形成されており、平坦性が低い。平坦性が低い主面に突起面を当て、削ることで、ある方向に延びた複数の凹部を形成するのみならず、平坦性を向上させることができる。主面の平坦性が低いと内蔵されるセラミック電子部品にビア導体を接続させる際の接続信頼性が低下する。また、表面実装タイプのセラミック電子部品においても、セラミック電子部品の実装姿勢が不安定になるおそれ、及び、画像認識の誤判定を招くおそれがある。したがって、セラミック電子部品の主面の平坦度を向上させることが好ましい。本発明のセラミック電子部品及びその製造方法では、第１主面の平坦度が２０μｍ以下であることが好ましい。なお、平坦度は、各本体のＬＴ断面を光学顕微鏡で観察した際に測定した、第１主面における最高点と最低点の差（図７における両矢印ｔで示す長さ）として算出することができる。

また、弾性部材が載せられて窪みが形成された主面について、突起面で保護部であるセラミックを研削し、主面に形成された窪みが無くなるまで平坦にする加工を行ってもよい。窪みが深い場合には凹部の形成の前に表面粗さがより粗い別の突起面で窪みを無くす加工を行うことによって突起面のみで加工を行う場合よりも作業時間を短くすることができる。

突起面の表面粗さは、０．０１μｍ以上１．５μｍ以下であることが好ましい。０．０１μｍ以上とするのは、封止樹脂との密着性を向上させるのに充分な粗さを有する凹部を得るためであり、１．５μｍ以下とするのは、凹部が深く入りすぎて電気的特性を低下させるリスクを抑制するためである。突起面に設けられた突起の材質はダイヤモンド、シリカ等であることが好ましい。

積層ブロック２５０の第１主面２１１と同様に、第２主面２１２にも、突起部材２６０の突起面２６１を当て、積層ブロック２５０の第２主面２１２に沿った方向に突起面２６１と積層ブロック２５０とを相対的に動かすことにより、積層ブロック２５０の第２主面２１２に複数の凹部を設けてもよい。この工程の好ましい条件は積層ブロック２５０の第１主面２１１に複数の凹部２１７を設ける場合と同様にすることができる。

図１０は、突起面を有する突起部材を複数個使用して積層ブロックの第１主面に複数の凹部を設ける工程の一例を模式的に示す断面図である。
また、図１０に示されるように、複数の突起部材２６０が用いられても良い。複数の突起部材２６０はそれぞれ突起面２６１を有している。複数の突起部材２６０の配置は、特に限定されないが、例えば、支持台上において、一列、行列、円周に沿って、配置されている。各突起部材２６０の突起面２６１の形状は、特に限定されないが、例えば、矩形状、円状、円形の中央に穴が開けられた形状（リング状）などがある。支持台及び積層ブロック２５０が、例えば、回転することにより、複数の突起部材２６０と積層ブロック２５０とを相対的に動かし、積層ブロック２５０の第１主面２１１又は第２主面２１２に複数の凹部を設けてもよい。回転動作で複数の突起部材２６０と積層ブロック２５０とを相対的に動かしても、個々のチップの第１主面２１１又は第２主面２１２に一方向に延びた凹部が形成される。

続いて、積層ブロックを押し切り又はダイシング等により切断することにより、複数のチップが得られる。

そして、チップの表面の一部に外部電極の一部となる導電性ペーストを、たとえば浸漬方法などにより付与する。導電性ペーストが付与されたチップを焼成することにより、チップはセラミック電子部品を構成する本体となり、導電性ペーストが外部電極の一部である下地層となる。導電性ペーストとしては、有機溶媒にＮｉ粉とガラスを添加したペーストを用いることができる。また、焼成により、チップを構成していた導電膜は内部導体層となりセラミックシートはセラミック層となる。

そして、下地層の上にめっき処理によりめっき層を形成することによって外部電極を形成する。これらの工程を経て、セラミック電子部品である積層セラミックコンデンサを製造することができる。

なお、図４に示したように、第１外部電極及び第２外部電極が、第１主面上及び第２主面上に直接設けられた導電薄膜と、導電薄膜上に直接設けられためっき層とを含む態様である場合には、以下のようにして外部電極を形成することが好ましい。

まず、チップの端面にのみ、外部電極の一部となる導電性ペーストを、たとえば浸漬方法などにより付与する。この際、第１主面及び第２主面には導電性ペーストが付与されないようにする。次に、導電性ペーストが付与されたチップを焼成することにより、チップはセラミック電子部品を構成する本体となり、導電性ペーストが外部電極の一部である下地層となる。続いて、本体の第１主面及び第２主面に導電薄膜を形成する。導電薄膜はスパッタリング又は金属蒸着によって形成することができる。なお、第１主面及び第２主面の導電薄膜を形成する部位以外の部位にマスキングをして導電薄膜の形成位置を定めたうえでスパッタリングや金属蒸着の処理を行うことが好ましい。この際、下地層の上にも導電薄膜を形成してもよいし、下地層の上にマスキングをして導電薄膜を形成してもよい。そして、導電薄膜及び下地層の上にめっき処理によりめっき層を形成することによって外部電極を形成することができる。

次に、本発明のセラミック電子部品の製造方法の別の態様について説明する。本発明のセラミック電子部品の製造方法の別の態様では、上述した方法により積層ブロックを得た後に、積層ブロックを切断して複数のチップを得て、複数のチップの第１主面に、突起が設けられた突起面を当て、チップの第１主面に沿った方向に突起面と複数のチップとを相対的に動かすことにより、チップの第１主面に複数の凹部を設ける。すなわち、突起面を当てて凹部を設ける対象が積層ブロックではなくチップである。なお、積層ブロックを得る際には、積層ブロックの第１主面となる面に弾性部材を載せてプレスを行うことが好ましく、積層ブロックの第２主面となる面にも弾性部材を載せてプレスを行うことがより好ましい。

上記態様においては、複数のチップを得た後に複数のチップの一主面が上面になるように並べてその上に突起面を当て、複数のチップの主面に沿った方向に突起面と複数のチップとを相対的に動かすことによって複数のチップの主面に凹部を設ける。このときに凹部が設けられた主面がチップの第１主面となる。また、突起面を上方に向かわせて突起面の上に複数のチップの一主面が接触するようにチップを並べて、チップの主面に沿った方向に突起面とチップとを相対的に動かすことによってチップの主面に凹部を設けてもよい。複数のチップは、粘着シートなどの保持部材で保持されていることが好ましい。

また、チップの第１主面に凹部を設けた後に、さらにチップの第２主面にも突起が設けられた突起面を当て、チップの第２主面に沿った方向に突起面とチップとを相対的に動かすことにより、チップの第２主面に複数の凹部を設ける工程をさらに備えることが好ましい。

このようにして得られた、第１主面に凹部を有するチップに対して、外部電極の形成及びチップの焼成は上述した方法により行うことができるのでその詳細な説明は省略する。

以下、本発明のセラミック電子部品の例としての積層セラミックコンデンサをより具体的に開示した実施例を示す。なお、本発明は、これらの実施例のみに限定されるものではない。

（実施例１）
１）積層ブロックの作製
セラミック原料としてのＢａＴｉＯ_３に、ポリビニルブチラール系バインダ、可塑剤及び有機溶剤としてのエタノールを加え、これらをボールミルにより湿式混合し、セラミックスラリーを作製した。次いで、このセラミックスラリーをリップ方式によりシート成形し、矩形のセラミックシートを得た。次に、上記セラミックシート上に、Ｎｉを含有する導電性ペーストをスクリーン印刷し、Ｎｉを主成分とする内部導体層となるべき導電膜を形成した。次に、導電膜が形成されたセラミックシートを、導電膜の引き出されている側が互い違いになるように複数枚積層し、図５に示すような形態の、コンデンサ本体となるべき生の積層シートを得た。また、この生の積層シートの上下にはそれぞれ第１保護部及び第２保護部となるべきセラミックシートを５０μｍ余分に積層した。この積層シートの第１主面及び第２主面に弾性部材（材質：シリコン、厚さ：３００μｍ）を置いて、積層シートを加圧成形して積層ブロックを得た。積層ブロックの第１主面及び第２主面には、導電膜の積層数が少ない部位に起因する窪みが見られた。

２）凹部の形成
積層ブロックの第１主面に突起面（材質：シリカ、突起部の表面粗さＲａ０．５μｍ）を押し当て、第１主面に沿った方向に動かすことにより積層ブロックを５０μｍ分削り取って第１主面に複数の凹部を形成した。この過程で積層ブロックの第１主面及び第２主面に存在した窪みは削り取られた。

３）積層ブロックの切断及びチップの焼成
凹部を形成した積層ブロックをダイシングにより切断してチップを得た。得られたチップをＮ_２雰囲気中にて加熱して、バインダを燃焼させた後、Ｈ_２、Ｎ_２及びＨ_２Ｏガスを含む還元性雰囲気中において焼成し、焼結した本体を得た。得られた本体の寸法は長さ方向（ＤＬ）が１．０ｍｍ、幅方向（ＤＷ）が０．５ｍｍ、高さ方向（ＤＴ）が０．２２ｍｍである。図１１は実施例１で形成した凹部を含む本体の第１主面の上面写真である。図１１に示すように本体の第１主面には、一方向に延びる凹部が形成されていた。

（比較例１）
実施例１と同様に積層ブロックを得た後、凹部を形成せずに積層ブロックの切断及びチップの焼成を行い、本体を得た。得られた本体の第１主面には、一方向に延びる凹部は形成されていなかった。

＜表面粗さ及び平坦度の測定＞
実施例１及び比較例１で得た本体の第１主面につき、それぞれ表面粗さと平坦度を測定した。表面粗さは、レーザー表面粗さ計（型番：キーエンス製ＶＫ−Ｘ２１０）を使用して測定した算術平均粗さＲａである。また、平坦度は、各本体のＬＴ断面を光学顕微鏡で観察した際に測定した、第１主面における最高点と最低点の差（図７における両矢印ｔで示す長さ）として算出した。結果を表１に示した。

＜樹脂との密着性の測定＞
実施例１及び比較例１で得た本体の第１主面に、封止樹脂の原料となるプリプレグを塗布し、硬化させたのちに樹脂の密着性をＪＩＳ Ｃ６４８１−１９９６に準拠した方法で測定した。その結果、実施例１で得た本体における樹脂との密着性（１．２ｋＮ／ｍ以上）の方が、比較例１で得た本体における樹脂との密着性（約０．６ｋＮ／ｍ）よりも高かった。

比較例１では、実施例１よりも第１主面の表面粗さが大きくなっていたが、比較例１で製造した本体の第１主面には一方向に延びる凹部が形成されておらず、プレスにより形成された窪みが残っている。このような窪みがあると表面粗さの測定値は高くなるものの、このような窪みは毛細管現象による樹脂密着性の向上に寄与しないものと考えられる。その一方、実施例１で製造した本体の第１主面には一方向に延びる凹部が設けられているので、毛細管現象が働き、樹脂が凹部内に入り込んだものと考えられる。その結果、実施例１で製造した本体の方が、比較例１で製造した本体よりも樹脂との密着性が強くなったものと考えられる。

１、２ 積層セラミックコンデンサ(セラミック電子部品）
１０ 本体
１１ 第１主面
１１ａ 第１主面の露出部
１１ｂ、１１ｃ 第１主面の被覆部
１２ 第２主面
１３ 第１側面
１４ 第２側面
１５ 第１端面
１６ 第２端面
１７ 第１主面の凹部
１８ 第２主面の凹部
２０ セラミック層
３０ 内部導体層
３５ 第１内部導体層
３６ 第２内部導体層
６０ 下地層
６１ Ｃｕめっき層
６２ 導電薄膜
１００ 外部電極
１１０ 第１外部電極
１２０ 第２外部電極
２００ 積層シート
２１１ 積層シート又は積層ブロックの第１主面
２１２ 積層シート又は積層ブロックの第２主面
２１３、２１４ 窪み
２１７ 凹部
２２０ セラミックシート
２２１ 第１保護部
２２２ 第２保護部
２３０ 導電膜
２４１、２４２ 弾性部材
２５０ 積層ブロック
２６０ 突起部材
２６１ 突起面

Claims (18)

1. 直方体形状であり互いに相対する第１主面と第２主面とを有する本体と、前記本体の表面の一部に設けられた第１外部電極及び第２外部電極と、を備えるセラミック電子部品の製造方法であって、
   セラミックと有機物とを含む積層ブロックの第１主面に、突起が設けられた突起面を当て、前記積層ブロックの第１主面に沿った方向に前記突起面と前記積層ブロックとを相対的に動かすことにより、前記積層ブロックの第１主面に複数の凹部を設ける工程と、
   前記凹部が設けられた積層ブロックを切断してチップを得る工程と、
   前記チップを焼成して本体を得る工程と、
   を備えることを特徴とするセラミック電子部品の製造方法。
2. 積層された複数のセラミックシートと複数の導電膜をプレスして前記積層ブロックを得る工程をさらに備え、
   前記積層ブロックを得る工程では、前記積層ブロックの第１主面となる面に弾性部材を載せてプレスを行う請求項１に記載のセラミック電子部品の製造方法。
3. 前記積層ブロックを得る工程では、前記積層ブロックの第２主面となる面に弾性部材を載せてプレスを行う請求項２に記載のセラミック電子部品の製造方法。
4. 前記積層ブロックの第２主面に、突起が設けられた突起面を当て、前記積層ブロックの第２主面に沿った方向に前記突起面と前記積層ブロックとを相対的に動かすことにより、前記積層ブロックの第２主面に複数の凹部を設ける工程をさらに備える請求項１〜３のいずれかに記載のセラミック電子部品の製造方法。
5. 前記チップを焼成して前記本体を得る工程の前に、複数の凹部が設けられたチップの表面に外部電極を形成する工程をさらに備える請求項１〜４のいずれかに記載のセラミック電子部品の製造方法。
6. 前記積層ブロックの第１主面に複数の凹部を設ける工程では、一方向に延びる凹部を形成する請求項１〜５のいずれかに記載のセラミック電子部品の製造方法。
7. 前記積層ブロックの第１主面に複数の凹部を設ける工程では、前記突起面を有する突起部材を複数個使用する請求項１〜６のいずれかに記載のセラミック電子部品の製造方法。
8. 直方体形状であり互いに相対する第１主面と第２主面とを有する本体と、前記本体の表面の一部に設けられた第１外部電極及び第２外部電極と、を備えるセラミック電子部品の製造方法であって、
   セラミックと有機物とを含む積層ブロックを切断して複数のチップを得る工程と、
   前記複数のチップの第１主面に、突起が設けられた突起面を当て、前記チップの第１主面に沿った方向に前記突起面と前記複数のチップとを相対的に動かすことにより、前記チップの第１主面に複数の凹部を設ける工程と、
   前記凹部が設けられたチップを焼成して本体を得る工程と、
   を備えることを特徴とするセラミック電子部品の製造方法。
9. 積層された複数のセラミックシートと複数の導電膜をプレスして前記積層ブロックを得る工程をさらに備え、
   前記積層ブロックを得る工程では、前記積層ブロックの第１主面となる面に弾性部材を載せてプレスを行う請求項８に記載のセラミック電子部品の製造方法。
10. 前記積層ブロックを得る工程では、前記積層ブロックの第２主面となる面に弾性部材を載せてプレスを行う請求項９に記載のセラミック電子部品の製造方法。
11. 前記チップの第２主面に、突起が設けられた突起面を当て、前記チップの第２主面に沿った方向に前記突起面と前記チップとを相対的に動かすことにより、前記チップの第２主面に複数の凹部を設ける工程をさらに備える請求項８〜１０のいずれかに記載のセラミック電子部品の製造方法。
12. 直方体形状であり互いに相対する第１主面と第２主面とを有する本体と、前記本体の表面の一部に設けられた第１外部電極及び第２外部電極と、を備えるセラミック電子部品であって、
    前記第１主面には一方向に延びる複数の凹部が設けられていることを特徴とするセラミック電子部品。
13. 前記複数の凹部は、少なくとも前記第１主面が露出する部分の全体に設けられている請求項１２に記載のセラミック電子部品。
14. 前記複数の凹部は、少なくとも前記第１主面の全体に設けられている請求項１２又は１３に記載のセラミック電子部品。
15. 前記複数の凹部の延びる方向は、前記直方体の長さ方向に平行な方向と異なり、かつ、前記直方体の長さ方向に直交する方向とも異なる請求項１２〜１４のいずれかに記載のセラミック電子部品。
16. 前記第１主面及び前記第２主面に設けられる前記第１外部電極及び前記第２外部電極は、前記第１主面上及び前記第２主面上に直接設けられた導電薄膜と、前記導電薄膜上に直接設けられためっき層とを含み、前記めっき層の最大厚みは、前記導電薄膜の最大厚みよりも大きい、請求項１２〜１５のいずれかに記載のセラミック電子部品。
17. 前記本体は、積層された複数のセラミック層と複数の内部導体層を有し、
    前記複数の内部導体層は、
    少なくとも前記本体の第１端面に露出し、前記第１端面に設けられた前記第１外部電極と接続する複数の第１内部導体層と、
    少なくとも前記本体の第２端面に露出し、前記第２端面に設けられた前記第２外部電極と接続する複数の第２内部導体層と、を含む、請求項１２〜１６のいずれかに記載のセラミック電子部品。
18. さらに、前記第２主面には、一方向に延びる複数の凹部が設けられており、
    前記第２主面の凹部が延びる方向は、前記第１主面の凹部が延びる方向とは異なる請求項１２〜１７のいずれかに記載のセラミック電子部品。