KR102004773B1 - 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판 - Google Patents

적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판 Download PDF

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Abstract

본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극;을 포함하며, 상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D1, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D2라고 할 때, 0.5≤D1/D2≤0.95를 만족하는 적층 세라믹 전자부품을 제공할 수 있다.

Description

적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판{Multilayered ceramic electronic component and board for mounting the same}
본 발명은 적층 세라믹 전자부품 및 적층 세라믹 전자부품이 실장된 기판에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 세라믹 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 고용량화가 요구되고 있다. 특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
또한, 적층 세라믹 커패시터는 LSI의 전원 회로 내에 배치되는 바이패스(bypass) 커패시터로 유용하게 사용되고 있으며, 이러한 바이패스 커패시터로 기능하기 위해서는 적층 세라믹 커패시터가 고주파 노이즈를 효과적으로 제거할 수 있어야 한다. 이러한 요구는 전자장치의 고주파화 경향에 따라 더욱 증가되고 있다. 바이패스 커패시터로 사용되는 적층 세라믹 커패시터는 회로기판 상의 실장 패드 상에 솔더링을 통하여 전기적으로 연결되며 상기 실장 패드는 기판 상의 배선 패턴이나 도전성 비아를 통해 다른 외부 회로와 연결될 수 있다.
대한민국 등록 특허공보 제10-0586962 호
본 발명은 고용량 고신뢰성의 적층 세라믹 전자부품 및 적층 세라믹 전자부품이 실장된 기판을 제공하고자 한다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극;을 포함하며, 상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D1, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D2라고 할 때, 0.5≤D1/D2≤0.95를 만족하는 적층 세라믹 전자부품을 제공할 수 있다.
상기 내부전극 중 중앙부 내부전극의 두께를 a, 커버부 내부전극의 두께를 b 라고 할 때, a＞b일 수 있다.
상기 내부전극 중 중앙부 내부전극의 두께를 a, 커버부 내부전극의 두께를 b 라고 할 때, 1.05≤a/b≤1.80을 만족할 수 있다.
상기 유전체층의 두께를 Td 라고 할 때, 0.5≤a/Td≤1.2를 만족할 수 있다.
상기 내부전극 중 중앙부 내부전극의 두께는 0.1μm 내지 0.5μm일 수 있다.
상기 유전체층의 두께는 0.6μm 이하일 수 있다.
상기 내부전극의 평균 전극 연결성은 85% 이상일 수 있다.
본 발명의 다른 일 실시형태는 상부에 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며, 상기 적층 세라믹 전자부품은 유전체층을 포함하는 세라믹 본체 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극을 포함하며, 상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D1, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D2라고 할 때, 0.5≤D1/D2≤0.95를 만족하는 적층 세라믹 전자부품의 실장 기판을 제공할 수 있다.
상기 내부전극 중 중앙부 내부전극의 두께를 a, 커버부 내부전극의 두께를 b 라고 할 때, a＞b일 수 있다.
상기 내부전극 중 중앙부 내부전극의 두께를 a, 커버부 내부전극의 두께를 b 라고 할 때, 1.05≤a/b≤1.80을 만족할 수 있다.
상기 유전체층의 두께를 Td 라고 할 때, 0.5≤a/Td≤1.2를 만족할 수 있다.
본 발명에 의하면 고용량 고신뢰성의 적층 세라믹 전자부품 및 적층 세라믹 전자부품이 실장된 기판을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2a는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 2b는 도 1의 B-B'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판에 관한 개략적인 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 전자부품
본 발명의 일 실시형태는 적층 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 적층 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
본 발명의 일 실시형태는 유전체층(111)을 포함하는 세라믹 본체(110); 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극(121, 122);을 포함하며, 상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D1, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D2라고 할 때, 0.5≤D1/D2≤0.95를 만족하는 적층 세라믹 전자부품을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2a는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 2b는 도 1의 B-B'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 유전체층(111)을 포함하는 세라믹 본체(110), 상기 세라믹 본체(110) 내부에 형성되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 내부전극(121, 122) 상기 세라믹 본체(110)의 외표면에 형성되는 외부전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 두께(T) 방향으로 서로 마주보는 제1, 제2 주면, 폭(W) 방향으로 서로 마주보는 제1, 제2 측면 및 길이(L) 방향으로 서로 마주보는 제1, 제2 단면을 가질 수 있으며, 상기 제1 및 제2 주면은 상기 세라믹 본체(110)의 상면 및 하면으로 표현될 수도 있다.
상기 세라믹 본체(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다.
상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, 마그네슘(Mg), 알루미늄(Al) 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다.
이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극 사이에 형성된 유전체층(111)의 두께는 0.6㎛이하 일 수 있다.
즉 도 2a에 도시된 바와 같이 일 유전체층(111)의 두께를 Td라고 할 때, Td≤0.6㎛ 일 수 있다.
상기 세라믹 본체(110) 내부에는 내부전극(121, 122)이 형성될 수 있으며, 상기 내부전극은 제1 내부전극(121) 및 제2 내부 전극(122)을 포함할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 본체(110) 내부에 형성될 수 있다.
상기 제1 및 제2 내부 전극은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
도 2a에 도시된 바와 같이, 상기 제1 및 제2 내부 전극(121, 122)의 말단은 세라믹 본체(110)의 길이 방향으로 대향하는 제1 및 제2 단면으로 교대로 노출될 수 있다. 예를 들면, 상기 제1 내부전극(121)은 상기 세라믹 본체의 제1 단면으로 노출되며 상기 제2 내부전극(122)은 상기 세라믹 본체의 제2 단면으로 노출될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 금속의 종류는 특별히 제한되지 않으며, 예를 들면 비금속(base metal)을 사용할 수 있다.
이에 제한되는 것은 아니나, 예를 들면 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co), 알루미늄(Al) 또는 이들의 합금이 있고, 이들을 하나 이상 포함할 수 있다.
본 발명의 일 실시형태에 따르면 상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D1, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D2라고 할 때, 0.5≤D1/D2≤0.95를 만족할 수 있다.
상기 D1 및 D2는 세라믹 본체의 폭-두께 방향 단면에서 측정할 수 있다. 예를 들어 도 2b에 도시된 바와 같이 세라믹 본체의 길이방향 중심부의 폭-두께 방향 단면에서, 중앙에 배치된 내부전극의 단부로부터 세라믹 본체의 상기 단부와 인접한 일 측면까지의 거리를 D1, 상부 또는 하부에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 상기 단부와 인접한 일 측면까지의 거리를 D2로 할 수 있다.
한편, 상기 세라믹 본체의 폭-두께 방향 단면에서 폭 방향으로 내부전극이 형성되지 않은 영역을 폭 방향 마진부로 정의할 수 있으며, 상기 D1은 세라믹 본체의 두께 방향 중심부에서 측정한 폭 방향 마진부의 폭으로, 상기 D2는 세라믹 본체의 두께 방향 상부 또는 하부에서 측정한 폭 방향 마진부의 폭으로 볼 수 있다.
상기 D1 및 D2 값은 각각 중앙 및 상부 또는 하부에 배치된 복수의 내부전극의 단부로부터 그와 인접한 일 측면까지의 거리를 평균 내어 구할 수 있다.
예를 들어, D1은 세라믹 본체의 길이방향으로 1/2의 위치의 폭-두께 방향 단면에서 내부전극 중 두께 방향 중심부에 배치된 2 내지 4개의 내부전극의 일 단부로부터 상기 단부와 가장 인접한 측면까지의 거리를 각각 구한 뒤 이들 값을 평균 내어 구할 수 있다. 또한 D2는 내부전극 중 상부로부터 2 내지 4개의 내부전극 또는 하부로부터 2 내지 4개의 내부전극의 일 단부로부터 상기 단부와 가장 인접한 측면까지의 거리를 각각 구한 뒤 이들 값을 평균 내어 구할 수 있다.
상기 D1/D2는 내부전극의 두께와 소성 프로파일을 제어하여 조절될 수 있다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터의 구성인 복수의 내부전극은 서로 다른 두께를 가질 수 있다. 상기 내부전극의 두께와 소성 프로파일을 제어함으로써 D1/D2를 조절하여 목표용량을 구현하면서 외부전극 페이스트의 도포가 용이한 세라믹 본체를 얻을 수 있다.
본 발명의 일 실시형태에 따르면 상기 내부전극 중 중앙부 내부전극의 두께를 a, 커버부 내부전극의 두께를 b라고 할 때, 0.5≤D1/D2≤0.95를 만족하기 위해 a＞b을 만족하도록 형성될 수 있다. 다시 말해 중앙부 내부전극이 커버부 내부전극보다 두껍게 형성될 수 있다.
본 발명의 일 실시형태에 의하면, 상기 내부전극 중 중앙부 내부전극(120A)의 두께를 a, 커버부 내부전극(120B)의 두께를 b라고 할 때, 0.5≤D1/D2≤0.95를 만족하기 위해 상기 내부전극은 1.05≤a/b≤1.80을 만족하도록 형성될 수 있다.
본 발명의 일 실시형태에 의하면 상기 내부전극 중 중앙부 내부전극의 소성 전 두께를 a', 커버부 내부전극의 소성 전 두께를 b'이라 할 때, 0.5≤D1/D2≤0.95를 만족하기 위해 상기 내부전극의 소성 전 두께는 1.05≤a'/b'≤1.90일 수 있다.
도 2a 및 도 2b를 참조하여 보면, 상기 중앙부 내부전극(120A)은 제1 및 제2 내부전극의 적층 방향에서 중앙부에 위치한 내부전극을 의미한다. 특히 제1 및 제2 내부전극 중 중앙부의 제1 및 제2 내부전극은 각각 121A, 122A로 도시하였다.
상기 커버부 내부전극(120B)은 제1 및 제2 내부전극 중 최상층에 배치된 하나의 내부전극을 제외하고 상부로부터 4 개의 내부전극 또는 최하층에 배치된 하나의 내부전극을 제외하고 하부로부터 4개의 내부전극을 의미할 수 있다.
제1 및 제2 내부전극 중 커버부의 제1 및 제2 내부전극은 121B, 122B로 도시하였다.
하기 실험 예에서 자세히 서술하겠으나, 상기 중앙부 내부전극과 커버부 내부전극의 두께 비(a/b)와 중앙부 및 상 하부 사이드 마진의 폭 비(D1/D2)는 서로 비례하는 경향을 보이며, 중앙부 내부전극과 커버부 내부전극의 두께 비(a/b)의 조절을 통해 중앙부 및 상 하부 사이드 마진의 폭 비(D1/D2)를 제어할 수 있다.
상기 D1/D2가 0.5 미만인 경우 세라믹 본체 측면의 형상이 내부로 지나치게 오목한 형상이 되어 상기 세라믹 본체 외부면에 외부전극 형성을 위한 외부전극 페이스트 도포 시 외부전극 페이스트의 도포성이 저하되어 외부전극과 내부전극의 접촉성이 저하되고, 이로 인해 용량이 감소하는 문제가 발생할 수 있다. 또한 세라믹 본체의 연마 공정 중 세라믹 본체의 모서리 간 충돌로 세라믹 본체에 균열(크랙)이나 깨짐이 발생하는 칩핑(Chipping) 불량의 발생률이 높은 문제가 있다.
또한 상기 D1/D2가 0.95를 초과하는 경우 목표 용량이 구현되지 않는 문제가 있다. 구체적으로 상기 D1/D2가 0.95를 초과하기 위해서는 중앙부 내부전극의 두께(a)와 커버부 내부전극의 두께(b) 비인 a/b가 1.8을 초과해야하며, 이 경우 중앙부 내부전극의 두께 증가로 인해 내부전극의 적층 수가 감소하게 되어 목표용량이 구현되지 않는 문제가 발생할 수 있다.
나아가 본 발명의 적층 세라믹 커패시터는 상기 유전체층의 두께를 Td 라고 할 때, 0.5≤a/Td≤1.2를 만족하도록 제조될 수 있다. 내부전극 및 유전체층의 두께를 제어하는 이유는 수축크랙 및 딜라미네이션의 발생을 방지하기 위한 것으로 a/Td가 1.2를 초과하도록 제작되는 경우 소성과정에서 수축크랙 또는 딜라미네이션이 발생하는 문제가 있으며, a/Td가 0.5 미만으로 제작되는 경우 목표용량구현에 어려움이 있다
따라서 a/Td는 0.5 내지 1.2가 되도록 형성되는 것이 바람직하다.
나아가 상기 중앙부 내부전극의 두께는 용도 등에 따라 적절히 결정할 수 있으며 이에 한정되는 것은 아니나 0.1 내지 0.5㎛일 수 있다.
상기 중앙부 내부전극 및 커버부 내부전극의 두께는 상기 유전체층 사이에 배치되는 중앙부 내부전극 및 커버부 내부전극의 평균 두께를 의미할 수 있다.
상기 중앙부 내부전극 및 커버부 내부전극의 평균 두께는 세라믹 본체(110)의 길이 - 두께(L-T) 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 내부전극에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
또한 상기 제1 및 제2 내부전극(121, 122)은 용량 구현을 위하여 평균 전극 연결성이 85% 이상이 되도록 할 수 있다.
상기 제1 및 제2 내부전극은 이에 제한되는 것은 아니나 니켈(Ni), 망간(Mn), 크롬(Cr), 구리(Cu), 팔라듐(Pd), 은(Ag), 코발트(Co), 알루미늄(Al)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
상기 세라믹 본체(110)의 외표면에는 제1 및 제2 외부 전극(131, 132)이 형성될 수 있고, 상기 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있다.
예를 들면, 상기 제1 및 제2 외부전극은 상기 세라믹 본체(110)의 일면으로 노출된 제1 내부 전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 본체(110)의 타면으로 노출된 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한 도시되지 않았으나, 세라믹 본체로 노출되는 제1 및 제2 내부 전극과 연결되기 위하여 복수 개의 외부전극이 형성될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다.
상기 도전성 페이스트에 포함되는 금속 분말은 특별히 제한되지 않으며, 예를 들면 니켈(Ni), 구리(Cu), 또는 이들 합금을 사용할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
또한 본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 설계한 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 분말을 포함하는 내부전극용 전도성 페이스트를 마련 한 다음 상기 내부전극용 전도성 페이스트를 상기 세라믹 그린시트에 인쇄하여 내부전극 패턴을 형성할 수 있다.
상기 내부전극 패턴은 동일한 두께로 형성되지 않고, 상기 세라믹 그린시트 적층 후 중앙부에 배치될 내부전극 패턴의 두께를 a', 적층 후 커버부에 배치될 내부전극 패턴의 두께를 b'라 할 때, 1.05≤a'/b'≤1.90을 만족하도록 상기 그린시트에 도포될 수 있다.
이에 제한되는 것은 아니나 상기 도전성 분말은 니켈(Ni), 망간(Mn), 크롬(Cr), 구리(Cu), 팔라듐(Pd), 은(Ag), 코발트(Co), 알루미늄(Al)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
다음으로 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 상기 내부전극 패턴의 일단이 교대로 노출되도록 절단하여 적층 칩을 마련할 수 있다.
상기 적층 칩에서 중심부에 배치된 내부전극 패턴의 두께를 a', 커버부에 배치된 내부전극 패턴의 두께를 b'라 할 때, 1.05≤a'/b'≤1.90을 만족할 수 있다.
상기 a'/b'가 1.05 미만인 경우 최종 형성된 세라믹 본체의 측면이 매우 오목하게 형성되어 추후 세라믹 본체에 외부전극 페이스트 도포시 어려움이 있으며, 상기 a'/b'가 1.90을 초과하는 경우 중앙부에 배치되는 내부전극의 두께 증가로 목표 용량이 구현되지 않는 문제가 있다.
다음으로 상기 적층 칩을 소성하여 세라믹 본체(110)를 만들 수 있다.
상기 적층 칩을 소성하는 단계는 소성 중 상기 적층 칩을 2 이상의 온도 구간에서 일정시간 유지하는 단계를 포함할 수 있다.
예를 들어 상기 적층 칩을 소성하는 단계는 소성 중 상기 적층 칩을 2 이상의 온도 구간에서 일정시간 유지하는 단계를 포함할 수 있고, 제1 온도 구간에서 일정시간 유지한 다음 제2 온도 구간에서 일정시간 유지하는 단계를 포함할 수 있다. 상기 적층 칩을 제1 온도 구간에서 유지하는 시간은 120 내지 180 분, 상기 적층 칩을 제2 온도 구간에서 유지하는 시간은 150 내지 300 분일 수 있다.
상기 내부전극 패턴의 소성 온도를 P, 그린시트의 소성온도를 Q 라고 할 때, 라고 할 때, 상기 제1 온도 구간은 P 이상으로 Q-200℃ 내지 Q-100℃ 범위일 수 있으며, 상기 제2 온도 구간은 Q-50℃ 내지 Q℃ 범위일 수 있다.
실질적으로 상기 제1 온도 구간에서는 내부전극 패턴이 소성되고 제2 온도 구간에서는 그린 시트의 소성이 진행되는데, 상기 제2 온도 구간에서 이미 소성되어 있는 내부전극이 그린시트의 길이 및 폭 방향 수축을 억제하고 두께 방향 수축을 유도하게 된다.
고적층 MLCC의 경우 커버부와 내부전극 형성부의 수축거동 차이에 의해 세라믹 본체의 측면이 안쪽으로 휘어 오목하게 형성되는 경향이 나타난다.
하지만 본 발명의 일 실시형태에 따르면 중심부의 내부전극을 두껍게 형성함으로써 먼저 소성된 내부전극이 그린 시트의 길이 및 폭 방향 수축을 억제하고 두께 방향 수축을 유도하는 효과가 적층체의 중심부에서 크게 나타나 세라믹 본체의 측면이 안쪽으로 오목하게 휘어지는 현상을 개선할 수 있다.
본 발명의 일 실시형태에 따르면 상기 적층 칩과 내부전극을 함께 소성하지만 소성온도를 2 이상의 구간으로 분리하고, 내부전극의 두께를 다르게 함으로써 세라믹 본체의 형상을 제어할 수 있다.
상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기와 같은 내부전극의 형상으로 인하여 상기 세라믹 본체는 폭 방향 마진부의 폭을 제어할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체의 두께 방향 중앙에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D1, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D2라고 할 때, 0.5≤D1/D2≤0.95를 만족할 수 있다.
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
다음으로 상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 본체의 외부면에 제1 및 제2 외부전극(131, 132)이 형성될 수 있다. 상기 제1 및 제2 외부전극은 전도성 금속 및 글라스를 포함하는 페이스트를 세라믹 본체의 외부면에 도포한 뒤 소성하여 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
나아가 상기 제1 및 제2 외부전극(131, 132)은 외측에 전도성 분말을 포함하는 전도성 수지 조성물을 도포한 다음 경화시켜 형성된 전도성 수지층(미도시)을 더 포함할 수 있다. 상기 전도성 수지 조성물은 전도성 분말과 베이스 수지를 포함할 수 있으며, 상기 베이스 수지는 열경화성 수지인 에폭시 수지일 수 있다.
상기 전도성 수지층(131b, 132b) 형성 후 니켈 도금층(134) 및 주석 도금층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시형태에 의하면, 세라믹 본체의 형상이 개선되어 외부전극 페이스트의 도포가 용이하여 외부전극과 내부전극 간의 접촉성이 우수하고 목표용량의 구현이 가능한 적층 세라믹 전자부품의 제공이 가능하다.
적층 세라믹 전자부품의 실장기판
도 3은 본 발명 다른 일 실시형태에 따른 적층 세라믹 전자부품이 실장된 기판에 관한 개략적인 사시도이다.
도 3을 참조하면 본 실시형태에 따른 적층 세라믹 전자부품이 실장된 기판(200)은 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품(100);을 포함하며, 상기 적층 세라믹 전자부품은 유전체층을 포함하는 세라믹 본체 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극을 포함하며, 상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙에 배치된 내부전극의 단부로 부터 상기 세라믹 본체의 측면까지의 거리를 D1, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 단부로 부터 상기 세라믹 본체의 측면까지의 거리를 D2라고 할 때, 0.5≤D1/D2≤0.95를 만족할 수 있다.
상기 적층 세라믹 전자부품은 제1 및 제2 외부전극(131, 132)을 포함할 수 있으며, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 및 제2 전극 패드(221, 222)와 연결되도록 솔더(230)에 의해 실장될 수 있다.
본 실시형태에서 인쇄회로기판(210)에 실장되는 적층 세라믹 커패시터(100)는 상술한 적층 세라믹 커패시터에 관한 설명과 중복되므로 그 설명을 생략하도록 한다.
실험 예
하기 표 1은 적층 세라믹 커패시터의 형성 공정에서 소성 전 중앙부 내부전극 및 커버부 내부전극의 두께 비에 따른 소성 후 중앙부 내부전극 및 커버부 내부전극의 두께 비, 세라믹 본체의 연마공정 중 칩핑(chipping) 불량 발생률, 외부전극 도포성 및 목표용량 구현 여부를 나타내는 데이터이다.
본 실험 예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로 상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 250층 적층하여 적층체를 만들었다.
상기 내부전극은 하기 표 1에 나타난 b/a에 따라 다양한 두께로 제작되었다.
이후 압착, 절단하여 0603 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기에서 소성 하였다.
다음으로, 소성된 세라믹 본체를 0.5 내지 3mm 의 지르코니아 볼(Ziconia ball)과 함께 물을 용매로 한 액상 내에서 연마한 다음 세라믹 본체의 단면에 외부전극 페이스트를 도포 후 소성하여 외부전극을 형성하였다. 상기의 액상은 분쇄된 세라믹 부산물의 세정을 용이하게 하는 계면활성제 등을 포함할 수 있다.
다음으로 외부전극에 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하여 특성을 평가하였다.
칩핑 불량 발생률은 상기 연마 조건 수행 후 세라믹 본체에 균열이 가거나 깨짐이 발생한 칩의 개수를 조사하여 평가되었으며, 설계된 커패시터의 정전용량보다 10% 이상 용량이 저하되는 경우 (예 4.7uF 정전용량을 목표로 설하여 4.23 uF 이하의 용량 값을 가지는 경우) 목표 용량 미구현으로 판정하였다.
외부전극 도포성은 (도 2a)와 같은 길이-두께 방향 단면에서 외부전극과 세라믹 본체의 접촉이 이루어지지 못하여 외부전극과 세라믹본체의 경계부분에 직경 15um가 넘는 공간(Void)이 관찰되는 경우 외부전극 도포성 악화로 판정하였다.
표 1의 실험 데이터에서 중앙부 내부전극과 유전체층의 두께비는 1 : 1 이 되도록 제작되었다.
샘플 a'/b' a/b D1/D2 칩핑 불량 발생률 목표 용량 구현 외부전극
도포성
1* 0.95 0.95 0.45 × × ×
2* 0.975 0.975 0.46 × × ×
3* 1.00 1.00 0.47 △ × ×
4* 1.025 1.025 0.48 △ × ×
5 1.05 1.05 0.50 ○ ○ ○
6 1.10 0.10 0.55 ○ ○ ○
7 1.20 1.18 0.60 ○ ○ ○
8 1.30 1.28 0.65 ○ ○ ○
9 1.40 1.37 0.70 ○ ○ ○
10 1.50 1.46 0.75 ○ ○ ○
11 1.60 1.55 0.80 ○ ○ ○
12 1.70 1.63 0.85 ○ ○ ○
13 1.80 1.72 0.90 ○ ○ ○
14 1.90 1.80 0.95 ○ ○ ○
15* 2.00 1.90 1.00 ○ × ○
16* 2.50 2.38 1.15 ○ × ○
* : 비교 예
○ : 칩핑 불량 발생 1% 미만, 목표 용량 구현, 외부전극 도포성 양호
△ : 칩핑 불량 발생률 1% 이상 5% 미만
× : 칩핑 불량 발생률 5% 이상, 목표 용량 미구현, 외부전극 도포성 나쁨
표 1에 나타난 바와 같이 D1/D2가 0.5 미만인 경우 칩핑 불량 발생률이 높고 외부전극 도포성 저하로 인해 목표용량이 구현되지 않는 것을 확인할 수 있다.
또한 D1/D2가 0.95를 초과하는 경우 중앙부 내부전극이 두꺼워져 목표용량이 구현되지 않음을 알 수 있다.
따라서 D1/D2는 0.5≤D1/D2≤0.95를 만족하는 것이 바람직하다.
아래의 표 2는 상술한 제조 방법에 따른 적층 세라믹 커패시터에서 중앙부 내부 전극 두께(a) 및 유전체층 두께(Td)의 비(a/Td)에 따른 수축 크랙 발생 여부 및 목표 용량 구현 여부를 나타내는 데이터이다.
샘플 a/Td 목표 용량 구현 크랙 발생 여부
17* 0.3 × ×
18* 0.4 × ×
19 0.5 ○ ×
20 0.8 ○ ×
21 1.2 ○ ×
22* 1.5 ○ ○
23* 2.0 ○ ○
24* 2.5 ○ ○
*: 비교예
○ : 소성 후 크랙 발생, 목표 대비 용량 90% 이상
× : 소성 후 크랙 미발생, 목표 대비 용량 90% 미만
상기 표 2를 참조하면 비교 예인 샘플 17 및 18은 a/Td가 0.5 미만인 경우로서, 목표로 하는 정전 용량을 얻을 수 없으며, 또 다른 비교 예인 샘플 22 내지 24는 a/Td가 1.2를 초과하는 경우로서, 소성 후 크랙이 발생하여 신뢰성에 문제가 있다.
본 발명의 실시 예인 샘플 44 내지 46은 본 발명의 수치범위를 만족하는 경우로서, 소성 후 크랙도 발생하지 않고 목표로 하는 정전 용량을 얻을 수 있어 신뢰성이 우수한 고용량 적층 세라믹 커패시터의 구현이 가능함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체 층
121, 122 : 제1 및 제2 내부전극
131, 132 : 외부 전극
200 : 실장 기판
210 : 인쇄회로기판
221, 222 : 제1 및 제2 전극 패드
230 : 솔더

Claims (11)

  1. 유전체층을 포함하는 세라믹 본체; 및
    상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부전극;을 포함하며,
    상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D1, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D2라고 할 때, 0.5≤D1/D2≤0.95를 만족하고,
    상기 세라믹 본체의 두께 방향 중앙부의 폭은 상기 세라믹 본체의 두께 방향 상부 및 하부의 폭보다 짧은 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙부에 배치된 내부전극의 두께를 a, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 두께를 b 라고 할 때, a＞b인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙부에 배치된 내부전극의 두께를 a, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 두께를 b 라고 할 때, 1.05≤a/b≤1.80을 만족하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 유전체층의 두께를 Td 라고 할 때, 0.5≤a/Td≤1.2를 만족하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙부에 배치된 내부전극의 두께는 0.1μm 내지 0.5μm인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 유전체층의 두께는 0.6μm 이하인 적층 세라믹 전자부품.
  7. 삭제
  8. 상부에 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며,
    상기 적층 세라믹 전자부품은 유전체층을 포함하는 세라믹 본체 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부전극을 포함하며, 상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D1, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 단부로부터 상기 세라믹 본체의 측면까지의 거리를 D2라고 할 때, 0.5≤D1/D2≤0.95를 만족하고,
    상기 세라믹 본체의 두께 방향 중앙부의 폭은 상기 세라믹 본체의 두께 방향 상부 및 하부의 폭보다 짧은 적층 세라믹 전자부품의 실장 기판.
  9. 제8항에 있어서,
    상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙부에 배치된 내부전극의 두께를 a, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 두께를 b 라고 할 때, a＞b인 적층 세라믹 전자부품의 실장 기판.
  10. 제8항에 있어서,
    상기 내부전극 중 상기 세라믹 본체의 두께 방향 중앙부에 배치된 내부전극의 두께를 a, 상기 세라믹 본체의 두께 방향 상부 또는 하부에 배치된 내부전극의 두께를 b 라고 할 때, 1.05≤a/b≤1.80을 만족하는 적층 세라믹 전자부품의 실장 기판.
  11. 제8항에 있어서,
    상기 유전체층의 두께를 Td 라고 할 때, 0.5≤a/Td≤1.2를 만족하는 적층 세라믹 전자부품의 실장 기판.
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