KR102078013B1 - 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판 - Google Patents
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Abstract
본 발명의 일 실시형태는 판상의 유전체 그레인을 포함하는 복수의 유전체층이 적층된 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층 상에 형성된 복수의 내부전극; 을 포함하며, 상기 유전체층은 상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 포함하는 적층 세라믹 전자부품을 제공할 수 있다.
Description
본 발명은 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품의 실장 기판에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체층 및 내부 전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 고유전율의 유전체층이 요구된다.
본 발명은 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품의 실장 기판을 제공하고자 한다.
본 발명의 일 실시형태는 판상의 유전체 그레인을 포함하는 복수의 유전체층이 적층된 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층 상에 형성된 복수의 내부전극; 을 포함하며, 상기 유전체층은 상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 포함하는 적층 세라믹 전자부품을 제공할 수 있다.
상기 유전체 그레인의 판상면의 지름을 a, 유전체 그레인의 두께를 c라고 할 때, a/c≥1.5를 만족할 수 있다.
상기 유전체 그레인의 판상면의 면적을 s, 상기 유전체 그레인의 두께를 c라고 할 때, s/c≥2.25를 만족할 수 있다.
상기 유전체층은 유전체 모재와 비스무트를 포함할 수 있다.
상기 유전체층은 유전체 모재를 포함하며, 상기 유전체 모재는 티탄산 바륨계 유전체를 포함할 수 있다.
상기 유전체층은 유전체 모재와 비스무트를 포함하며, 상기 비스무트는 상기 유전체 모재 100몰에 대하여 0.2 내지 1.6몰 포함될 수 있다.
상기 유전체층은 유전체 모재와 비스무트를 포함하며, 상기 비스무트는 상기 유전체 모재 100몰에 대하여 산화비스무트(Bi2O3)로 환산하여 0.1 내지 0.8몰 포함될 수 있다.
상기 유전체층은 상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 60% 이상으로 포함할 수 있다.
본 발명의 다른 일 실시형태는 유전체 모재와 비스무트(Bi)를 포함하는 세라믹 슬러리를 마련하는 단계; 상기 세라믹 슬러리로 세라믹 그린시트를 형성하는 단계; 상기 세라믹 그린시트에 내부전극용 도전성 페이스를 이용하여 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 및 상기 적층체를 소성하여 판상의 유전체 그레인을 포함하는 유전체층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공할 수 있다.
상기 세라믹 그린시트를 형성하는 단계 이후 상기 세라믹 그린시트에 응력을 가하는 압연 공정을 더 포함할 수 있다.
상기 세라믹 그린시트는 상기 세라믹 슬러리를 사출 주조(injection casting)하여 형성될 수 있다.
상기 슬러리는 상기 비스무트를 상기 유전체 모재 100몰에 대하여 0.2 내지 1.6몰 포함할 수 있다.
상기 슬러리는 상기 비스무트를 상기 유전체 모재 100몰에 대하여 산화비스무트(Bi2O3)로 환산하여 0.1 내지 0.8몰 포함할 수 있다.
상기 유전체 모재는 티탄산바륨계 유전체를 포함할 수 있다.
상기 유전체층은 상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 포함할 수 있다.
상기 유전체 그레인의 판상면의 지름을 a, 유전체 그레인의 두께를 c라고 할 때, a/c≥1.5를 만족할 수 있다.
상기 유전체 그레인의 판상면의 면적을 s, 상기 유전체 그레인의 두께를 c라고 할 때, s/c≥2.25를 만족할 수 있다.
상기 유전체층은 상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 60% 이상으로 포함할 수 있다.
본 발명의 또 다른 일 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품;을 포함하며, 상기 적층 세라믹 전자부품은 판상의 유전체 그레인을 포함하는 복수의 유전체층이 적층된 세라믹 본체 및 상기 세라믹 본체 내에서 상기 유전체층 상에 형성된 복수의 내부전극을 포함하며, 상기 유전체층은 상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 포함하는 적층 세라믹 전자부품의 실장 기판을 제공할 수 있다.
본 발명의 일 실시형태에 의하면 고용량 고신뢰성의 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품의 실장 기판을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P영역에 대한 확대도이다.
도 4는 유전체 그레인과 유전체층-내부전극 경계면 사이의 관계를 나타내기 위한 모식도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 6은 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 나타내는 사시도이다.
도 7은 도 6의 B-B' 단면도이다.
도 8a 내지 도 8e는 본 발명 실험 예에 따라 제조된 적층 세라믹 전자부품의 유전체층에 포함된 유전체 그레인을 나타내는 주사전자현미경(SEM) 사진이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P영역에 대한 확대도이다.
도 4는 유전체 그레인과 유전체층-내부전극 경계면 사이의 관계를 나타내기 위한 모식도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 6은 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터의 실장 기판을 나타내는 사시도이다.
도 7은 도 6의 B-B' 단면도이다.
도 8a 내지 도 8e는 본 발명 실험 예에 따라 제조된 적층 세라믹 전자부품의 유전체층에 포함된 유전체 그레인을 나타내는 주사전자현미경(SEM) 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다. 이하에서 적층 세라믹 전자부품은 적층 세라믹 커패시터를 일 예로 하여 설명하나, 본 발명이 이에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 적층 세라믹 커패시터 일 수 있으며, 세라믹 본체(110); 및 외부전극(131, 132)을 포함한다.
도 2를 참조하면, 상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(111)과 내부전극(121,122)을 포함하며, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부전극(121,122)이 교대로 형성될 수 있다.
상기 외부전극(131, 132) 상기 내부전극(121, 122)과 연결되도록 상기 세라믹 본체(110)의 외부면에 형성될 수 있으며, 상기 제1 외부전극(131) 및 제2 외부전극(132)을 포함할 수 있다.
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
상기 내부전극은 제1 및 제2 내부전극(121,122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 전도성 금속을 포함하는 전도성 페이스트를 인쇄하여 유전체층(111)의 적층 방향을 따라 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 노출부를 통해 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다. 상기 외부전극은 제1 외부전극(131) 및 제2 외부전극(132)을 포함하며, 제1 내부전극(121)은 제1 외부전극(131)과, 제2 내부전극(122)은 제2 외부전극(132)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성할 수 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.
도 3은 도 2의 P영역에 대한 확대도이다.
도 3에 도시된 바와 같이, 상기 유전체층(111)은 유전체 그레인을 포함할 수 있으며, 상기 유전체 그레인은 판상의 형상을 가질 수 있다. 상기 유전체 그레인이 판상 형상을 가짐으로써, 유전체층을 얇게 형성할 수 있으며, 고용량 고신뢰성의 적층 세라믹 전자부품을 얻을 수 있다.
기존의 유전체층에 포함된 유전체 그레인은 구형에 가까운 형상을 가지나 본 발명의 일 실시형태와 같이 유전체층이 판상의 유전체 그레인을 포함하는 경우, 유전체층의 단위 두께당 유전체 그레인의 수가 증가하는 효과가 있어 전압 인가 시 누설 전류(leakage current)가 흐르기 어렵게 되어 신뢰성이 향상되는 효과가 있고, 고배향된 미세 구조를 가질 수 있어 높은 유전율을 얻을 수 있으며, 고온 내전압 특성이 향상될 수 있다.
상기 유전체층과 상기 내부전극이 접하는 계면을 유전체층-내부전극 경계면이라고 할 때, 유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도는 45°이하일 수 있으며, 바람직하게는 20°이하일 수 있다.
유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 경우, 유전체층의 내전압 특성이 향상되며 동일 두께에서 유전율의 향상효과가 우수할 수 있다.
도 4는 유전체 그레인과 유전체층-내부전극 경계면 사이의 관계를 나타내기 위한 모식도로, 적층 세라믹 전자부품의 길이-두께 또는 폭-두께 방향 단면에서 유전체 층에 포함된 하나의 유전체 그레인(G) 및 그와 인접한 내부전극(122 또는 122, 도 4에서는 122로 도시)의 일면을 나타낸다.
유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도는 도 3 및 도 4에 도시된 바와 같은 방법으로 측정될 수 있다. 도 3 및 도 4를 참조하면, 유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도는 적층 세라믹 전자부품의 길이-두께 또는 폭-두께 방향 단면에 나타난 유전체 그레인의 단면을 가로지르는 직선 중, 유전체 그레인의 판상면과 평행한 직선과 내부전극의 일면이 이루는 각도로 측정될 수 있다.
본 발명의 일 실시형태에 의하면, 상기 유전체 그레인의 판상면의 지름을 a, 유전체 그레인의 두께를 c라고 할 때 a/c≥1.5를 만족할 수 있다. 상기 유전체 그레인의 판상면이 원형이 아닐 경우 본 발명의 일 실시형태에서 상기 판상면의 지름은 판상면의 가장자리에 배치되는 2개의 점을 잇는 직선 중 가장 긴 직선으로 정의될 수 있다.
상기 a/c가 1.5 미만인 경우 구형의 유전체 그레인을 사용한 경우와 비교하여 절연저항 및 유전율 향상의 효과가 크게 나타나지 않을 수 있다.
또한 본 발명의 일 실시형태에 의하면, 상기 유전체 그레인의 판상면의 면적을 s, 유전체 그레인의 두께를 c라고 할 때 s/c≥2.25를 만족할 수 있다. s/c가 2.25 이상이 되는 경우 유전체 그레인을 판상으로 형성한 경우 나타나는 효과가 우수할 수 있다. s/c가 2.25 미만인 경우 구형 또는 비정형의 유전체 그레인을 포함한 경우에 비하여 신뢰성, 유전율, 고온 내전압 특성의 향상 효과가 크게 나타나지 않을 수 있다.
본 발명의 일 실시형태에 의하면, 유전체층에 포함된 유전체 그레인 중 유전체층-내부전극 경계면과 이루는 각도가 20°미만인 유전체 그레인은 60% 이상일 수 있다. 다시 말해, 상기 유전체층에 포함된 전제 유전체 그레인 중 유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인의 개수 비율은 60% 이상일 수 있다. 상기 유전체층 내에서 유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인이 60% 미만으로 포함되는 경우, 60% 이상으로 포함되는 경우에 비하여 전기적 특성의 저하가 나타나는 점을 확인할 수 있다.
다시 말해, 상기 유전체층이 유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 60 내지 100%로 포함하는 경우 유전체층이 우수한 전기적 특성을 나타내며, 유전체층이 유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 60% 미만으로 포함하는 경우 상대적으로 유전율 및 고온내전압 특성과 같은 전기적 특성이 저하되는 경향이 있다.
따라서 상기 유전체층은 유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 60% 이상으로 포함하는 것이 바람직하다.
본 발명의 일 실시형태에 따르면, 판상의 유전체 그레인을 형성하기 위해 상기 유전체층은 고유전률을 갖는 유전체 모재와 비스무트(Bi)를 포함할 수 있으며, 유전체층에 포함된 유전체 그레인의 배향성을 향상시키기 위해 유전체층의 소결 전 세라믹 그린시트에 응력을 가하는 가압단계를 거칠 수 있다. 가압 단계는 후술하는 적층 세라믹 전자부품의 제조공정에서 보다 자세히 설명하도록 한다.
상기 유전체 모재는 이에 제한되는 것은 아니나 예를 들어 티탄산바륨(BaTiO3)계 유전체일 수 있다.
상기 티탄산바륨계 유전체는 예를 들어, BaTiO3, (Ba1 - xCax)(Ti1 - yCay)O3, (Ba1 -xCax)(Ti1-yZry)O3, (Ba1 - xCax)TiO3와 같은 페로브스카이트구조의 강유전체 중 하나 이상을 포함할 수 있다.
본 발명의 일 실시형태에 의하면 상기 유전체층(111)은 상기 비스무트를 상기 유전체 모재 100 몰에 대하여 0.2 내지 1.6몰로 포함할 수 있다. 상기 비스무트가 산화비스무트(Bi2O3)로 유전체층에 포함되는 경우 상기 유전체층은 상기 비스무트를 산화비스무트(Bi2O3)로 환산하여 유전체 모재 100 몰에 대하여 0.1 내지 0.8 몰 포함할 수 있다.
비스무트의 참가와 가압 공정 적용으로 인하여 배향성이 우수한 판상의 유전체 그레인을 얻을 수 있으며, 이로 인해 고유전율의 유전체 및 고신뢰성의 적층 세라믹 커패시터를 얻을 수 있다. 특히 유전체 그레인의 판상 형상의 형성 및 배향성의 측면에서 가장 우수한 특징을 나타내는 비스무트의 첨가 범위는 유전체 모재 100 몰에 대하여 0.2 내지 1.6몰 범위이다.
상기 유전체층(111)에서 상기 비스무트가 상기 유전체 모재 100몰에 대하여 0.2몰 미만으로 포함되는 경우, 유전체 그레인이 균일한 판상 형상으로 형성되지 않으며, 배향성이 낮은 문제가 있다.
또한 상기 유전체층(111)에서 상기 비스무트가 상기 유전체 모재 100몰에 대하여 1.6 몰을 초과하여 포함되는 경우, 유전체 그레인의 크기가 지나치게 커져 유전율은 높지만 신뢰성이 떨어지는 문제가 있다.
따라서 상기 비스무트는 유전체 모재 100 몰에 대하여 0.2 내지 1.6 몰로 포함되는 것이 바람직하다.
적층 세라믹 전자부품의 제조 방법
이하에서 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법에 대해서 설명하나, 이에 제한되는 것은 아니다.
또한 본 실시형태의 적층 세라믹 전자부품의 제조방법에 관한 설명 중 상술한 적층 세라믹 전자부품과 중복되는 설명은 생략하도록 한다.
도 5는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법을 나타내는 흐름도이다.
도 5를 참조하여, 본 발명의 일 실시형태에 의하면 유전체 입자와 비스무트(Bi)를 포함하는 세라믹 슬러리를 마련하는 단계(S1); 상기 세라믹 슬러리로 세라믹 그린시트를 형성하는 단계(S2); 상기 세라믹 그린시트에 내부전극용 도전성 페이스를 이용하여 내부전극 패턴을 형성하는 단계(S3); 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 적층체를 형성하는 단계(S4); 및 상기 적층체를 소성하여 판상의 유전체 그레인을 포함하는 유전체층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계(S5);를 포함하는 적층 세라믹 전자부품의 제조방법을 제공할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 유전체 모재와 비스무트를 포함하는 슬러리를 마련하며, 이로써 유전체층 및 커버층을 형성할 수 있다.
상기 유전체 모재는 이에 제한되는 것은 아니나 예를 들어 티탄산바륨(BaTiO3)계 유전체일 수 있다.
상기 티탄산바륨계 유전체는 예를 들어, BaTiO3, (Ba1 - xCax)(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3, (Ba1-xCax)TiO3와 같은 페로브스카이트구조의 강유전체 중 하나 이상을 포함할 수 있다.
상기 유전체 모재는 복수의 입자로 구성된 분말 형태로 상기 슬러리에 포함될 수 있으며, 상기 비스무트는 별도의 첨가재 분말로 상기 슬러리에 포함되거나 상기 유전체 모재 분말에 코팅되어 포함되거나 상기 유전체 모재에 고용되어 포함될 수 있다.
본 발명의 일 실시형태에 따르면 상기 슬러리는 용제 및 바인더를 더 포함할 수 있고, 첨가제로 사산화삼망간(Mn3O4), 산화바나듐(V2O5), 탄산마그네슘(MgCO3), 산화디스프로슘(Dy2O3), 탄산바륨(BaCO3), 산화알루미늄(Al2O3), 이산화규소(SiO2) 중 하나 이상을 더 포함할 수 있으나 이에 제한되는 것은 아니다.
다음으로 상기 세라믹 슬러리를 이용하여, 유전체 모재에 배향성이 부여된 세라믹 그린시트를 마련할 수 있다.
유전체 모재에 배향성이 부여된 세라믹 그린시트의 제조 방법은 아래와 같으며, 이에 한정되는 것은 아니다.
1)세라믹 그린시트 제조 시 배향성을 부여하는 방법(사출 성형)
세라믹 슬러리로 세라믹 그린시트를 제조하는 공정과 동시에 배향성을 부여하는 방법이다.
본 방법은 마련된 세라믹 슬러리를 사출(injection) 기기를 이용하여 세라믹 그린시트의 형상으로 사출 성형을 하는 방법으로 사출 성형의 특성상 토출부로 나오는 세라믹 그린시트의 표면부에 강한 전단 응력을 가할 수 있다.
상기 전단 응력은 세라믹 그린시트에 포함된 유전체 모재에 배향성을 부여할 수 있으며, 세라믹 그린시트에 가해진 전단 응력과 비스무트의 첨가로 인해 세라믹 그린시트 소성 시 판상 형상을 가지며 배향성이 높은 유전체 그레인을 형성할 수 있다.
2)세라믹 그린시트 형상 제조 후 배향성을 부여하는 방법(압연)
마련된 세라믹 슬러리를 닥터 블레이드 법으로 수μm의 두께를 갖는 시트(sheet)형으로 제작한 뒤 캐리어 필름(carrier film) 상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 제조한 다음 상기 세라믹 그린시트에 전단 응력을 가하는 방법이다.
예를 들어, 형성된 세라믹 그린시트를 회전하는 2개의 롤 사이로 통과시켜 압연하는 공정으로 상기 세라믹 그린시트에 전단 응력을 가할 수 있고, 이로 인해 유전체 모재에 배향성을 부여할 수 있다.
사출 성형 방법과 마찬가지로 세라믹 그린시트에 가해진 전단 응력과 비스무트의 첨가로 인해 세라믹 그린시트 소성 시 판상 형상을 가지며 배향성이 높은 유전체 그레인을 형성할 수 있다.
상기와 같은 방법으로 유전체 모재와 비스무트를 포함하는 상기 세라믹 그린시트에 전단 응력을 가함으로써, 세라믹 그린 시트에 포함된 유전체 입자가 균일한 형상을 갖는 판상의 유전체 그레인으로 성장이 가능하고 높은 배향성을 가질 수 있다.
배향성이 높다는 의미는 유전체 그레인의 판상면이 서로 평행하도록 배열된 경향이 큰 것을 의미할 수 있다. 배향성이 낮은 경우, 유전율과 고온내전압 특성이 저하될 수 있다.
본 발명의 일 실시형태에 의하면, 상기 슬러리는 상기 비스무트를 상기 유전체 모재 100 몰에 대하여 0.2 내지 1.6 몰 포함할 수 있으며, 상기 비스무트가 산화비스무트로 포함되는 경우 상기 슬러리는 산화 비스무트를 상기 유전체 모재 100 몰에 대하여 0.1 내지 0.8 몰 포함할 수 있다.
다음으로, 도전성 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다. 상기 도전성 분말은 니켈 분말일 수 있다.
상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 본체(110)를 만들 수 있다. 상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
다음으로 상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 본체의 외부면에 제1 및 제2 외부전극(131, 132)이 형성될 수 있다. 상기 제1 및 제2 외부전극은 이에 한정되는 것은 아니나 전도성 금속 및 글라스를 포함하는 페이스트를 세라믹 본체의 외부면에 도포한 뒤 소성하여 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
적층 세라믹 전자부품의 실장 기판(200)
도 6은 본 발명 다른 일 실시형태에 따른 적층 세라믹 전자부품이 실장된 기판에 관한 개략적인 사시도이고, 도 7은 도 6의 B-B' 단면도이다.
도 6 및 도 7을 참조하면 본 실시형태에 따른 적층 세라믹 전자부품이 실장된 기판(200)은 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품(100);을 포함하며, 상기 적층 세라믹 전자부품은 판상의 유전체 그레인을 포함하는 복수의 유전체층이 적층된 세라믹 본체 및 상기 세라믹 본체 내에서 상기 유전체층 상에 형성된 복수의 내부전극을 포함하며, 상기 유전체층은 상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 포함할 수 있다.
상기 적층 세라믹 전자부품은 제1 및 제2 외부전극(131, 132)을 포함할 수 있으며, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 및 제2 전극 패드(221, 222)와 연결되도록 솔더(230)에 의해 실장될 수 있다.
본 실시형태에서 인쇄회로기판(210)에 실장되는 적층 세라믹 전자부품(100)은 상술한 적층 세라믹 전자부품에 관한 설명과 중복되므로 그 설명을 생략하도록 한다.
실험 예
하기 표 1은 본 발명의 실험 예에 따른 적층 세라믹 전자부품의 유전체 층에 포함된 성분의 조성을 나타내는 데이터이며, 하기 표 2는 표 1의 조성에 따른 샘플 1 내지 5의 유전율, 및 고온내전압 특성을 나타내는 데이터이다.
본 실험 예에 따른 적층 세라믹 전자부품은 하기와 같은 단계로 제작되었다.
우선 티탄산바륨(BaTiO3) 유전체 모재 파우더와 비스무트를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 제조된 복수 개의 세라믹 그린 시트를 마련하였다. 상기 슬러리의 구체적 조성은 하기 표 1의 샘플 1 내지 5에 나타난 바와 같으며 샘플 1 내지 5의 조성에 용제 및 바인더를 더 포함하였다.
다음으로 유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인이 60% 이상이 될 수 있도록 비스무트를 포함하는 그린시트를 압연하여 유전체 모재에 배향성을 부여하였다.
이후 상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 250층 적층하여 적층체를 만들고 압착, 절단하여 0603 규격의 Size의 칩을 만들었으며, 상기 칩을 H2 0.1%이하의 환원 분위기에서 소성 하였다.
다음으로, 세라믹 본체의 단면에 외부전극 페이스트를 도포 후 소성하여 외부전극을 형성하여 유전율 및 고온 내전압 특성을 평가하였으며, 평가 결과는 표 2와 같다.
상기 유전율은 LCR meter를 이용하여, 1kHz, AC 0.5V/μm 조건에서 상온 정전용량을 측정하였으며, 상기 고온 내전압은 150℃에서 전압단계를 5V/μm 씩 증가시키면서 저항 열화거동을 측정하였다. 고온 내전압 측정시 각 단계의 시간은 10분이며, 5초 간격으로 저항값을 측정하였다. 표 2와 표 3의 고온 내전압은 IR이 105Ω 이상을 견디는 전압을 의미한다.
하기 표 1의 조성은 티탄산 바륨 모재 100 몰에 대한 각 성분의 상대적 몰 값를 나타낸다.
| 샘플 | Mn3O4 | V2O5 | MgCO3 | Dy2O3 | BaCO3 | Al2O3 | SiO2 | Bi2O3 | |
| 1 | 0.10 | 0.10 | 1.00 | 0.4 | 1.20 | 0.20 | 1.25 | 0.00 | |
| 2 | 0.10 | 0.10 | 1.00 | 0.4 | 1.20 | 0.20 | 1.25 | 0.05 | |
| 3 | 0.10 | 0.10 | 1.00 | 0.4 | 1.20 | 0.20 | 1.25 | 0.08 | |
| 4 | 0.10 | 0.10 | 1.00 | 0.4 | 1.20 | 0.20 | 1.25 | 0.1 | |
| 5 | 0.10 | 0.10 | 1.00 | 0.4 | 1.20 | 0.20 | 1.25 | 0.2 | |
| 6 | 0.10 | 0.10 | 1.00 | 0.4 | 1.20 | 0.20 | 1.25 | 0.5 | |
| 7 | 0.10 | 0.10 | 1.00 | 0.4 | 1.20 | 0.20 | 1.25 | 0.8 | |
| 8 | 0.10 | 0.10 | 1.00 | 0.4 | 1.20 | 0.20 | 1.25 | 0.9 | |
| 9 | 0.10 | 0.10 | 1.00 | 0.4 | 1.20 | 0.20 | 1.25 | 1.0 | |
| 10 | 0.10 | 0.10 | 1.00 | 0.4 | 1.20 | 0.20 | 1.25 | 1.2 | |
| 샘플 | 유전율(F/m) | 고온 내전압(V/mm) |
| 1 | 3005 | 30 |
| 2 | 3400 | 30 |
| 3 | 3577 | 35 |
| 4 | 3876 | 55 |
| 5 | 3903 | 60 |
| 6 | 3876 | 55 |
| 7 | 3954 | 65 |
| 8 | 4008 | 35 |
| 9 | 4057 | 30 |
| 10 | 4112 | 25 |
표 1 내지 표 2에서, 샘플 1 내지 3은 산화비스무트가 티탄산 바륨 모재 100몰부에 대하여 0.1 몰부 미만으로 포함된 것으로서, 유전율 및 고온내전압 값이 낮은 것을 확인할 수 있다. 샘플 4 내지 7은 산화비스무트가 티탄산 바륨 모재 100 몰부에 대하여 0.1 내지 0.8 몰부 포함된 경우로서 유전율도 높으며, 고온 내전압 값도 높게 나타나는 것을 확인할 수 있다. 샘플 8 내지 10은 산화비스무트가 티탄산 바륨 모재 100 몰부에 대하여 0.8 몰부를 초과하여 포함된 경우로서 유전율은 상승하지만 고온 내전압 값이 다시 저하되는 것을 확인할 수 있다.
따라서 산화비스무트는 티탄산 바륨 모재 100 몰부에 대하여 0.1 내지 0.8 몰부로 포함되는 것이 바람직하며, 비스무트로 환산 시 비스무트는 티탄산 바륨 모재 100 몰부에 대하여 0.2 내지 1.6 몰부로 포함되는 것이 바람직함을 확인할 수 있다.
또한 도 8a 내지 도 8e는 하기 표 1의 샘플 1, 2, 3, 6 및 9의 조성에 따라 형성된 유전체 그레인을 나타내는 주사전자현미경(SEM) 사진이다.
도 8a는 산화비스무트가 포함되지 않은 샘플 1의 유전체 그레인을 나타내는 사진으로 유전체 그레인이 판상 형상을 갖지 않고 불규칙한 형상으로 형성된 것을 확인할 수 있다. 도 8b 및 도 8c는 각각 샘플 2 및 3의 조성에 따른 유전체 그레인의 사진으로 비스무트의 포함으로 판상의 그레인이 형성되나 유전체 그레인의 두께에 대한 판상면의 지름의 비가 크지 않고 배향성이 균일하지 않음을 확인할 수 있다.
도 8d는 샘플 6의 조성에 따른 유전체 그레인의 사진으로, 유전체 그레인의 두께에 대한 판상면의 지름비가 큰 판상의 유전체 그레인이 형성되며 배향성이 우수함을 확인할 수 있다.
도 8e는 샘플 9의 조성에 따른 유전체 그레인의 사진으로 유전체 그레인이 판상의 형상으로 제조되었으나, 유전체 그레인의 크기 증가하여 유전율이 높아지는 대신 신뢰성이 떨어지는 문제가 발생할 수 있다.
하기 표 3은 본 발명의 실험 예에 따른 적층 세라믹 전자부품의 유전체 층에 포함된 유전체 그레인의 배향성(유전체층에 포함된 유전체 그레인 중 유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인의 개수 비율 - 하기 표 3에서 20°이하로 배향된 유전체 그레인의 분율로 표시함)에 따른 유전율 및 고온내전압특성을 나타내는 데이터이다. 유전체 그레인의 배향성은 그린시트의 압연공정에서 가해준 전단응력으로 조절되었으며, 유전체 층을 형성하는 세라믹 슬러리의 조성은 상기 표 1의 샘플 7과 동일하게하여 평가하였다. 하기의 표 3에서 유전율 및 고온 내전압 값은 각 샘플 범위를 만족하도록 배향된 유전체 그레인을 포함하는 복수의 적층 세라믹 전자부품의 유전율 및 고온 내전압 값을 평균 내어 평가하였다. 유전율 및 고온 내전압 특성은 표 1 및 표 2의 방법과 동일한 방법으로 평가하였다.
| 샘플 | 20°이하로 배향된 유전체 그레인의 분율 | 유전율(F/m) | 고온 내전압(V/mm) |
| 11 | 90% 이상 | 3915 | 70 |
| 12 | 80% 이상 90% 미만 | 3900 | 60 |
| 13 | 70% 이상 80% 미만 | 3853 | 65 |
| 14 | 60% 이상 70% 미만 | 3827 | 60 |
| 15 | 50% 이상 60% 미만 | 3301 | 45 |
상기 표 3에 나타난 바와 같이 유전체층-내부전극 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인이 60% 미만으로 포함되는 경우 유전율이 감소하고 고온 내전압 특성도 저하되는 것을 확인할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체 층
121, 122 : 제1 및 제2 내부전극
131, 132 : 외부 전극
200 : 실장 기판
210 : 인쇄회로기판
221, 222 : 제1 및 제2 전극 패드
230 : 솔더
110 : 세라믹 본체
111 : 유전체 층
121, 122 : 제1 및 제2 내부전극
131, 132 : 외부 전극
200 : 실장 기판
210 : 인쇄회로기판
221, 222 : 제1 및 제2 전극 패드
230 : 솔더
Claims (19)
- 판상의 유전체 그레인을 포함하는 복수의 유전체층이 적층된 세라믹 본체; 및
상기 세라믹 본체 내에서 상기 유전체층 상에 형성된 복수의 내부전극; 을 포함하며,
상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하이고,
상기 유전체 그레인의 판상면의 면적을 s, 상기 유전체 그레인의 두께를 c라고 할 때, s/c≥2.25를 만족하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 유전체 그레인의 판상면의 지름을 a, 유전체 그레인의 두께를 c라고 할 때, a/c≥1.5를 만족하는 적층 세라믹 전자부품.
- 삭제
- 제1항에 있어서,
상기 유전체층은 유전체 모재와 비스무트를 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 유전체층은 유전체 모재를 포함하며, 상기 유전체 모재는 티탄산 바륨계 유전체를 포함하는 적층 세라믹 전자부품.
- 판상의 유전체 그레인을 포함하는 복수의 유전체층이 적층된 세라믹 본체; 및
상기 세라믹 본체 내에서 상기 유전체층 상에 형성된 복수의 내부전극; 을 포함하며,
상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하이고,
상기 유전체층은 유전체 모재와 비스무트를 포함하며, 상기 비스무트는 상기 유전체 모재 100몰에 대하여 0.2 내지 1.6몰 포함되는 적층 세라믹 전자부품.
- 판상의 유전체 그레인을 포함하는 복수의 유전체층이 적층된 세라믹 본체; 및
상기 세라믹 본체 내에서 상기 유전체층 상에 형성된 복수의 내부전극; 을 포함하며,
상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하이고,
상기 유전체층은 유전체 모재와 비스무트를 포함하며, 상기 비스무트는 상기 유전체 모재 100몰에 대하여 산화비스무트(Bi2O3)로 환산하여 0.1 내지 0.8몰 포함되는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 유전체층은 상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 60% 이상으로 포함하는 적층 세라믹 전자부품.
- 유전체 모재와 비스무트(Bi)를 포함하는 세라믹 슬러리를 마련하는 단계;
상기 세라믹 슬러리로 세라믹 그린시트를 형성하는 단계;
상기 세라믹 그린시트에 내부전극용 도전성 페이스를 이용하여 내부전극 패턴을 형성하는 단계;
상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 및
상기 적층체를 소성하여 판상의 유전체 그레인을 포함하는 유전체층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계;
를 포함하고,
상기 유전체 그레인의 판상면의 면적을 s, 상기 유전체 그레인의 두께를 c라고 할 때, s/c≥2.25를 만족하는 적층 세라믹 전자부품의 제조방법.
- 제9항에 있어서,
상기 세라믹 그린시트를 형성하는 단계 이후 상기 세라믹 그린시트에 응력을 가하는 압연 공정을 더 포함하는 적층 세라믹 전자부품의 제조방법.
- 제9항에 있어서,
상기 세라믹 그린시트는 상기 세라믹 슬러리를 사출 주조(injection casting)하여 형성되는 적층 세라믹 전자부품의 제조방법.
- 유전체 모재와 비스무트(Bi)를 포함하는 세라믹 슬러리를 마련하는 단계;
상기 세라믹 슬러리로 세라믹 그린시트를 형성하는 단계;
상기 세라믹 그린시트에 내부전극용 도전성 페이스를 이용하여 내부전극 패턴을 형성하는 단계;
상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 및
상기 적층체를 소성하여 판상의 유전체 그레인을 포함하는 유전체층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계;
를 포함하고,
상기 슬러리는 상기 비스무트를 상기 유전체 모재 100몰에 대하여 0.2 내지 1.6몰 포함하는 적층 세라믹 전자부품의 제조방법.
- 유전체 모재와 비스무트(Bi)를 포함하는 세라믹 슬러리를 마련하는 단계;
상기 세라믹 슬러리로 세라믹 그린시트를 형성하는 단계;
상기 세라믹 그린시트에 내부전극용 도전성 페이스를 이용하여 내부전극 패턴을 형성하는 단계;
상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 및
상기 적층체를 소성하여 판상의 유전체 그레인을 포함하는 유전체층 및 내부전극을 포함하는 세라믹 본체를 형성하는 단계;
를 포함하고,
상기 슬러리는 상기 비스무트를 상기 유전체 모재 100몰에 대하여 산화비스무트(Bi2O3)로 환산하여 0.1 내지 0.8몰 포함하는 적층 세라믹 전자부품의 제조방법.
- 제9항에 있어서,
상기 유전체 모재는 티탄산바륨계 유전체를 포함하는 적층 세라믹 전자부품의 제조방법.
- 제9항에 있어서,
상기 유전체층은 상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 포함하는 적층 세라믹 전자부품의 제조방법.
- 제9항에 있어서,
상기 유전체 그레인의 판상면의 지름을 a, 유전체 그레인의 두께를 c라고 할 때, a/c≥1.5를 만족하는 적층 세라믹 전자부품의 제조방법.
- 삭제
- 제9항에 있어서,
상기 유전체층은 상기 유전체층 및 내부전극의 경계면과 상기 유전체 그레인의 판상면이 이루는 각도가 20°이하인 유전체 그레인을 60% 이상으로 포함하는 적층 세라믹 전자부품의 제조방법.
- 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 제1항의 적층 세라믹 전자부품;을 포함하는 적층 세라믹 커패시터의 실장 기판.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140013769A KR102078013B1 (ko) | 2014-02-06 | 2014-02-06 | 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판 |
| US14/258,876 US9490070B2 (en) | 2014-02-06 | 2014-04-22 | Multilayer ceramic electronic component, manufacturing method thereof and board having the same mounted thereon |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020140013769A KR102078013B1 (ko) | 2014-02-06 | 2014-02-06 | 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판 |
Publications (2)
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140013769A KR102078013B1 (ko) | 2014-02-06 | 2014-02-06 | 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판 |
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|---|---|---|---|---|
| KR102001138B1 (ko) * | 2017-09-19 | 2019-07-18 | 유덕첨단소재(주) | 그래핀을 이용한 적층 세라믹 커패시터 및 이의 제조 방법 |
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| JP5123542B2 (ja) | 2007-03-26 | 2013-01-23 | 太陽誘電株式会社 | 誘電体セラミックス及び積層セラミックコンデンサ |
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-
2014
- 2014-02-06 KR KR1020140013769A patent/KR102078013B1/ko active IP Right Grant
- 2014-04-22 US US14/258,876 patent/US9490070B2/en active Active
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|---|---|---|---|---|
| JP2006134869A (ja) * | 2004-10-04 | 2006-05-25 | Toray Ind Inc | 誘電体組成物 |
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