KR20230112415A - 세라믹 전자 부품 - Google Patents

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KR20230112415A
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electrode
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정한승
안가영
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 세라믹 전자 부품은 유전체층 및 내부 전극을 포함하는 바디; 및 상기 바디 상에 배치되며 상기 내부 전극과 연결되는 외부 전극; 을 포함하고, 상기 유전체층은 복수의 유전체 결정립을 포함하며, 상기 유전체층의 단위 두께(1μm)당 유전체 결정립의 개수는 6 이상이고, 상기 유전체층의 평균 두께를 td라 할 때, 상기 td는 2.0μm 이하이다.

Description

세라믹 전자 부품{CERAMIC ELECTRONIC COMPONENT}
본 발명은 세라믹 전자 부품에 관한 것이다.
세라믹 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인해 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터의 소형화 및 고용량화에 대한 요구도 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 특성이 요구되고 있다.
적층 세라믹 커패시터의 고용량화를 달성하기 위해서는 유전체층의 두께를 얇게 하여 적층수를 증가시켜야 한다. 그러나, 유전체층의 두께가 얇아질수록 동일한 작동 전압에서 유전체에 인가되는 전계가 커지기 때문에 유전체의 신뢰성 확보가 필수적이다.
본 발명의 여러 목적 중 하나는 신뢰성이 우수한 세라믹 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 단위 부피당 용량이 향상된 세라믹 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 세라믹 전자 부품은 유전체층 및 내부 전극을 포함하는 바디; 및 상기 바디 상에 배치되며 상기 내부 전극과 연결되는 외부 전극; 을 포함하고, 상기 유전체층은 복수의 유전체 결정립을 포함하며, 상기 유전체층의 단위 두께(1μm)당 유전체 결정립의 개수는 6 이상이고, 상기 유전체층의 평균 두께를 td라 할 때, 상기 td는 2.0μm 이하이다.
본 발명의 여러 효과 중 일 효과로서, 유전체층의 평균 두께 및 유전체층의 단위 두께(1μm)당 유전체 결정립의 개수를 제어함으로써, 세라믹 전자 부품의 신뢰성을 향상시킨 것이다.
본 발명의 여러 효과 중 일 효과로서, 유전체층의 평균 두께 및 유전체층의 단위 두께(1μm)당 유전체 결정립의 개수를 제어함으로써, 세라믹 전자 부품의 단위 부피당 용량을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 P 영역을 확대한 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
세라믹 전자 부품
도 1은 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 P 영역을 확대한 도면이다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)에 대하여 상세히 설명한다. 또한, 세라믹 전자 부품의 일례로서 적층 세라믹 커패시터(Multi-layered Ceramic Capacitor, 이하 'MLCC'라 함)에 대하여 설명하나, 본 발명이 이에 한정되는 것은 아니며 세라믹 재료를 사용하는 다양한 세라믹 전자 부품, 예를 들어, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등에도 적용될 수 있을 것이다.
본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)은, 유전체층(111) 및 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디에 배치되며 상기 내부 전극과 연결되는 외부 전극(131, 132); 을 포함하고, 상기 유전체층(111)은 복수의 유전체 결정립(G)을 포함하며, 상기 유전체층(111)의 단위 두께(1μm)당 유전체 결정립의 개수는 6 이상이고, 상기 유전체층의 평균 두께를 td라 할 때, 상기 td는 2.0μm 이하이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있을 수 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. 유전체층의 적층 수는 특별히 제한할 필요는 없으며, 세라믹 전자 부품의 사이즈를 고려하여 결정할 수 있다. 예를 들어, 유전체층을 300층 이상 적층하여 바디를 형성할 수 있다.
유전체층(111)은 복수의 유전체 결정립(G)을 포함하며, 상기 유전체층(111)의 단위 두께(1μm)당 유전체 결정립의 개수는 6 이상이고, 상기 유전체층의 평균 두께를 td라 할 때, 상기 td는 2.0μm 이하일 수 있다.
세라믹 전자 부품 중 하나인 적층형 커패시터(MLCC: multi-layer ceramic capacitor)는 고용량화 및 박층화되는 추세이다. 유전체층의 두께가 얇아질수록 동일한 작동 전압에서 유전체에 인가되는 전계(V/μm)가 커지기 때문에 유전체의 신뢰성 확보가 필수적이다. 또한, 자동차용 전장 부품에 사용되는 적층형 커패시터의 경우 보다 높은 수준의 신뢰성을 요구하기 때문에 단순히 유전체층 두께를 얇게하는 방향으로는 고신뢰성을 확보하기 어려울 수 있다.
동일 정격 전압에서 용량을 증가시키기 위해서는 유전체층 당 결정립의 개수를 동일하게 가져가면서, 유전체층 두께는 얇게 하여야 하므로, 유전체층의 단위 두께 당 유전체 결정립의 개수는 증가 되어야 한다. 본 발명에 따르면 유전체층(111)의 평균 두께를 2.0μm 이하로 얇게하고, 유전체층(111)의 단위 두께(1μm)당 유전체 결정립의 개수를 6 이상으로 제어함으로써 단위 부피당 용량을 향상시켜 고용량화를 구현함과 동시에 우수한 신뢰성을 확보할 수 있다.
유전체층(111)의 평균 두께가 2.0μm를 초과하거나, 유전체층(111)의 단위 두께(1μm)당 유전체 결정립의 개수가 6 미만인 경우에는 신뢰성이 저하되거나 단위 부피당 용량이 저하될 우려가 있다.
유전체층(111)의 평균 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
유전체층(111)의 평균 두께(td)는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
유전체층(111)의 단위 두께(1μm)당 유전체 결정립(G)의 개수는 유전체층 1μm 두께 당 배치된 유전체 결정립(G)의 개수를 의미한다. 즉, 1μm를 유전체 결정립(G)의 평균 입경으로 나눈 값을 의미할 수 있다. 이에 따라, 본 발명에 따른 유전체 결정립(G)의 평균 입경은 166nm 이하일 수 있다. 유전체 결정립(G)의 평균 입경은 166nm 이하인 경우 유전체층(111)의 단위 두께(1μm)당 유전체 결정립의 개수가 6 이상인 것으로 볼 수 있다.
유전체 결정립(G)의 입경(Grain size)은 유전체 결정립의 결정립계의 한 지점에서 다른 지점으로 직선을 그었을 때, 가장 큰 값을 가지는 선을 장축, 상기 장축에 직교하는 직선 중 가장 큰 값을 가지는 것을 단축으로 하고, 상기 장축과 단축의 평균값을 유전체 결정립의 입경으로 할 수 있다. 500개 이상의 유전체 결정립의 입경을 평균한 값을 유전체 결정립의 평균 입경으로 할 수 있다.
유전체 결정립(G)의 입경(Grain size)은 바디(110)의 길이 및 두께 방향(L-T) 단면 중 중앙부를 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔하여 얻은 화상 이미지에서 측정할 수 있다. 이때, 배율은 유전체층의 두께 및 유전체 결정립의 입경에 따라 다르게 할 수 있으며, 500개 이상의 유전체 결정립의 입경이 측정 가능하도록 배율을 조절할 수 있다. 다만, 하나의 화상 이미지에 500개 이상의 유전체 결정립이 포함되도록 배율을 조절하여 측정할 필요는 없으며, 복수의 화상 이미지에 포함된 유전체 결정립의 총 개수가 500개 이상이 되도록 배율을 조절하여 복수의 화상 이미지에서 측정할 수 있다.
세라믹 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 본 발명의 일 실시예에 따르면, 바디(110)는 상기 유전체층 및 내부 전극이 제1 방향으로 번갈아 배치되며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하고, 상기 외부 전극은 상기 제3 및 제4 면 상에 배치되고, 상기 세라믹 전자 부품의 제2 방향 최대 크기는 1.8mm 이상이며, 제3 방향 최대 크기는 1.08mm 이상일 수 있다.
본 발명에 따르면 고신뢰성을 유지하면서 고용량화를 동시에 달성할 수 있으며, 일반적으로 이러한 고신뢰성을 구현할 수 있는 사이즈인 2012 (길이×폭, 2.0mm×1.2mm) 이상의 사이즈를 가지는 세라믹 전자 부품(100)에서 본 발명에 따른 신뢰성 및 단위 부피당 용량 향상 효과가 보다 현저해질 수 있다. 구체적으로, 유전체층 및 유전체층의 단위 두께 당 유전체 결정립의 개수를 제어하지 않은 종래의 일반적인 2012 (길이×폭, 2.0mm×1.2mm)의 이상의 사이즈를 가지는 세라믹 전자 부품에서는 단위 부피당 용량에 정격 전압을 곱한 값을 100μF·V/mm3 이상으로 확보하기 어려운 문제점이 있었다. 그러나, 본 발명에 따라 유전체층(111)의 평균 두께를 2.0μm 이하로 얇게하고, 유전체층(111)의 단위 두께(1μm)당 유전체 결정립의 개수를 6 이상으로 제어하는 경우 2012 (길이×폭, 2.0mm×1.2mm) 이상의 사이즈를 가지는 세라믹 전자 부품에서도 단위 부피당 용량에 정격 전압을 곱한 값을 100μF·V/mm3 이상으로 확보함과 동시에 우수한 신뢰성을 확보할 수 있다. 여기서, 정격 전압이란 세라믹 전자 부품이 신뢰성 저하없이 1000 시간 이상 작동할 수 있는 전압을 의미할 수 있다.
제조 오차, 외부 전극 크기 등을 고려하면 세라믹 전자 부품(100)의 길이가 1.80mm 이상이고, 폭이 1.08mm 이상인 경우, 본 발명에 따른 신뢰성 및 단위 부피당 용량 향상 효과가 보다 현저해질 수 있다. 여기서, 세라믹 전자 부품(100)의 길이는 세라믹 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 세라믹 전자 부품(100)의 폭은 세라믹 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
일 실시예에서, 내부 전극(121, 122)의 평균 두께를 te라 할 때, 상기 td 및 te는 td/te≤3.0을 만족할 수 있다. td/te가 3.0 초과인 경우에는 단위 부피당 용량이 저하되거나, 신뢰성이 저하될 우려가 있을 수 있다.
td/te의 하한은 특별히 한정할 필요는 없으나, 고신뢰성을 확보하기 위해서는 td/te는 1 초과일 수 있다.
따라서, td/te≤3.0을 만족하는 것이 바람직하며, 1<td/te≤3.0을 만족하는 것이 고신뢰성 확보 측면에서 보다 바람직할 수 있다.
일 실시예에서, 내부 전극(121, 122)의 평균 두께(te)는 특별히 한정할 필요는 없다. 예를 들어, 내부 전극(121, 122)의 평균 두께(te)는 0.6μm 이상 2.0μm 미만일 수 있다.
내부 전극(121, 122)의 평균 두께(te)는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 내부 전극을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
일 실시예에서, 세라믹 전자 부품(100)은 단위 부피당 용량에 정격 전압을 곱한 값을 100μF·V/mm3 이상일 수 있다. 본 발명에 따라 유전체층(111)의 평균 두께를 2.0μm 이하로 얇게하고, 유전체층(111)의 단위 두께(1μm)당 유전체 결정립의 개수를 6 이상으로 제어하는 경우 단위 부피당 용량에 정격 전압을 곱한 값을 100μF·V/mm3 이상으로 확보함과 동시에 우수한 신뢰성을 확보할 수 있다.
일 실시예에서, 복수의 유전체 결정립의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족할 수 있다. 2≤D99/D50≤3 및 2≤D50/D1≤3의 관계를 만족하도록 유전체 결정립의 입경을 조절함으로써, 유전율 저하를 막아 고용량을 구현할 수 있으며, 유전체층의 조도를 저감하여 내전압 특성을 향상시킬 수 있다.
상기　D99/D50　및　D50/D1의 값이 2 미만인 경우에는 딜라미네이션(Delamination) 불량의 문제 및 용량 구현이 어려운 문제가 발생할 수 있으며,　D99/D50　및　D50/D1의 값이 3을 초과하는 경우에는 상기 유전체층의 조도가 증가하여 내전압 특성이 저하될 수 있다.
일 실시예에서, 유전체층(111)은 복수의 유전체 분말을 이용하여 형성되며, 상기 복수의 유전체 분말의 입자 크기의 누적 분포에 있어서, 10%의 값을 D10a, 50%의 값을 D50a 및 90%의 값을 D90a라 할 때, 2<D90a/D50a<3 및 2<D50a/D10a<3을 만족할 수 있다.
상기 D90a/D50a 및 D50a/D10a의 값이 2 이하이거나 3 이상인 경우에는 입도 산포가 불균일하여 유전체 결정립의 입경을 균일하게 확보하기 어려울 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 상기 용량 형성부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
커버부(112, 113)는 상기 용량 형성부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 용량 형성부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 다만, 2012 (길이×폭, 2.0mm×1.2mm)의 이상의 사이즈를 가지는 세라믹 전자 부품에서 일반적으로 커버부(112, 113)의 두께(tc)는 200μm 이상일 수 있다.
커버부(112, 113)의 평균 두께(tc)는 제1 방향 크기를 의미할 수 있으며, 용량 형성부(Ac)의 상부 또는 하부에서 등간격의 5개 지점에서 측정한 커버부(112, 113)의 제1 방향 크기를 평균한 값일 수 있다.
또한, 상기 용량 형성부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 제1 마진부(114)와 제6 면(6)에 배치된 제2 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 단면(end surfaces)에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면(cross-section)에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 제3 방향(폭 방향)으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
한편, 마진부(114, 115)의 폭은 특별히 한정할 필요는 없다. 다만, 2012 (길이×폭, 2.0mm×1.2mm)의 이상의 사이즈를 가지는 세라믹 전자 부품에서 일반적으로 마진부(114, 115)의 평균 폭은 200μm 이상일 수 있다.
마진부(114, 115)의 평균 폭은 내부 전극이 제5 면과 이격된 영역의 제3 방향 평균 크기(MW1) 및 내부 전극이 제6 면과 이격된 영역의 제3 방향 평균 크기(MW2)를 의미할 수 있으며, 용량 형성부(Ac)의 측면에서 등간격의 5개 지점에서 측정한 마진부(114, 115)의 제3 방향 크기를 평균한 값일 수 있다.
내부 전극(121, 122)은 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성될 수 있다. 또한, 제1 및 제2 내부 전극(121, 122)은 바디(110)의 제5 및 제6 면과 이격되어 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 내부 전극(121)이 바디(110)의 제4 면과 이격된 영역의 제2 방향 평균 크기(ML2) 및 제2 내부 전극(122)이 바디(110)의 제3 면과 이격된 영역의 제2 방향 평균 크기(ML1)는 특별히 한정할 필요는 없다. 다만, 2012 (길이×폭, 2.0mm×1.2mm)의 이상의 사이즈를 가지는 세라믹 전자 부품에서 일반적으로 ML1 및 ML2는 200μm 이상일 수 있다.
상기 ML1 및 ML2는 바디(110)를 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면에서, 제1 방향 중앙부에 위치한 임의의 5개의 제2 내부 전극(122)에 대하여 측정한 제3 면까지 이격된 제2 방향 크기를 평균한 값은 ML1으로 하고, 제1 방향 중앙부에 위치한 임의의 5개의 제1 내부 전극(121)에 대하여 측정한 제4 면까지 이격된 영역의 제2 방향 크기를 평균한 값을 ML2로 할 수 있다.
나아가, 바디(110)를 제3 방향으로 등간격을 가지는 5개 지점에서 제1 및 제2 방향으로 절단한 단면(L-T 단면)에서 ML1 및 ML2를 구하고, 그들을 평균한 값을 ML1 및 ML2로 하여 더욱 일반화할 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치될 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
도 1을 참조하면, 외부 전극(131, 132)은 사이드 마진부(114, 115)의 제2 방향 양 단면을 덮도록 배치될 수 있다.
본 실시 형태에서는 세라믹 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a, 131b, 132b) 및 전극층(131a, 132a, 131b, 132b) 상에 형성된 도금층(131c, 132c)을 포함할 수 있다.
전극층(131a, 132a, 131b, 132b)에 대한 보다 구체적인 예를 들면, 전극층은 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131a, 132a, 131b, 132b)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층(131a, 132a, 131b, 132b)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
일 실시예에서, 전극층(131a, 132a, 131b, 132b)은 제1 전극층(131a, 132a) 및 제2 전극층(131b, 132b)을 포함하는 2층의 구조를 가질 수 있으며, 이에 따라 외부 전극(131, 132)은 도전성 금속 및 글라스를 포함하는 제1 전극층(131a, 132a) 및 상기 제1 전극층 상에 배치되며 도전성 금속 및 수지를 포함하는 제2 전극층(131b, 132b)을 포함할 수 있다.
제1 전극층(131a, 132a)은 글라스를 포함함에 따라 바디와의 결합력을 향상시키는 역할을 수행하고, 제2 전극층(131b, 132b)은 수지를 포함함에 따라 휨 강도를 향상시키는 역할을 수행할 수 있다.
제1 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다. 제1 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
제2 전극층(131b, 132b)에 포함되는 도전성 금속은 제1 전극층(131a, 132a)과 전기적으로 연결되도록 하는 역할을 수행한다.
제2 전극층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a 과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
제2 전극층(131b, 132b)에 포함되는 도전성 금속은 구형 분말 및 플레이크형 분말 중 1 이상을 포함할 수 있다. 즉, 도전성 금속은 플레이크형 분말으로만 이루어지거나, 구형 분말로만 이루어질 수 있고, 플레이크형 분말과 구형 분말이 혼합된 형태일 수도 있다. 여기서, 구형 분말은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다. 플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다. 상기 구형 분말 및　플레이크형 분말의 장축과 단축의 길이는 세라믹 전자 부품의 제3 방향의 중앙부에서 절단한 제1 및 제2 방향 단면(L-T 단면)을 주사전자현미경(Scanning Eletron Microscope, SEM)으로 스캔하여 얻은 이미지로부터 측정할 수 있다.
제2 전극층(131b, 132b)에 포함되는 수지는 접합성 확보 및 충격 흡수 역할을 수행한다. 제2 전극층(131b, 132b)에 포함되는 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
또한, 제2 전극층(131b, 132b)은 복수의 금속 입자, 금속간 화합물 및 수지를 포함할 수 있다. 상기 금속간 화합물을 포함함에 따라 제1 전극층(131a, 132a)과의 전기적 연결성을 보다 향상시킬 수 있다. 상기 금속간 화합물은 복수의 금속 입자를 연결하여 전기적 연결성을 향상시키는 역할을 하며, 복수의 금속 입자를 둘러싸 서로 연결하는 역할을 수행할 수 있다.
이때, 상기 금속간 화합물은 수지의 경화 온도 보다 낮은 융점을 가진 금속을 포함할 수 있다. 즉, 상기 금속간 화합물이 수지의 경화 온도보다 낮은 융점을 가진 금속을 포함하기 때문에, 수지의 경화 온도보다 낮은 융점을 가진 금속이 건조 및 경화 공정을 거치는 과정에서 용융되고, 금속 입자의 일부와 금속간 화합물을 형성하여 금속 입자를 둘러싸게 된다. 이때, 금속간 화합물은 바람직하게 300
Figure pat00001
이하의 저융점 금속을 포함할 수 있다.
예를 들어, 213~220
Figure pat00002
의 융점을 가지는 Sn을 포함할 수 있다. 건조 및 경화 공정을 거치는 과정에서 Sn이 용융되며, 용융된 Sn이 Ag, Ni 또는 Cu와 같은 고융점의 금속 입자를 모세관 현상에 의해 적시게 되고, Ag, Ni 또는 Cu 금속 입자의 일부와 반응하여 Ag3Sn, Ni3Sn4, Cu6Sn5, Cu3Sn 등의 금속간 화합물을 형성하게 된다. 반응에 참여하지 않은 Ag, Ni 또는 Cu는 금속 입자 형태로 남게 된다.
따라서, 상기 복수의 금속 입자는 Ag, Ni 및 Cu 중 하나 이상을 포함하고, 상기 금속간 화합물은 Ag3Sn, Ni3Sn4, Cu6Sn5 및 Cu3Sn 중 하나 이상을 포함할 수 있다.
도금층(131c, 132c)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131c, 132c)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131c, 132c)에 대한 보다 구체적인 예를 들면, 도금층(131c, 132c)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a, 131b, 132b) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131c, 132c)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
(실험예)
유전체 분말의 입경, 세라믹 그린 시트의 두께 및 내부 전극용 도전성 페이시트의 도포 두께를 조절함으로써, 유전체 결정립의 평균 크기, 유전체층의 평균 두께 및 내부 전극의 평균 두께가 상이한 샘플 칩들을 준비하였다. 이때, 용량 형성부(Ac)의 부피는 동일하도록 적층 수를 조절하였으며, 샘플 칩의 사이즈는 2012 (길이×폭, 2.0mm×1.2mm)로 제작하였으며, 샘플 칩의 두께는 1.2mm로 제작하였다.
각 샘플 칩의 유전체층의 평균 두께(td), 내부 전극의 평균 두께(te), 유전체 결정립의 평균 입경, 유전체층 당 결정립 개수, 단위 두께(1μm) 당 결정립 개수, td/te, 단위 부피 당 용량 및 신뢰성을 측정 및 평가하여 하기 표 1에 기재하였다.
단위 부피당 용량은 LCR meter를 이용하여 각 시험번호의 샘플 칩의 용량을 측정하고, 측정된 용량을 샘플 칩의 부피인 2.88mm3으로 나눈 값으로 계산하였다. 또한, 모든 샘플 칩의 정격 전압은 50V로 동일하게 하여 각 시험번호의 샘플 칩의 단위 부피당 용량에 정격 전압을 곱한 값을 하기 표 1에 기재하였다.
신뢰성은 고온가속 수명시험(HALT: Highly accelerated Life Time)으로 평가하였으며, 각 시험번호 당 40개의 샘플 칩을 준비한 후, 150℃에서 48 시간 동안 75V의 전압을 인가한 후, 절연 저항이 초기 값의 1/10 이하로 저하된 샘플 칩을 불량으로 판단하였으며, 40개 중 불량으로 판정된 칩의 개수를 기재하였고, 불량으로 판정된 칩의 개수가 0개인 경우 OK, 1개 이상인 경우 NG로 표시하였다.
시험번호 td
(μm)		 te
(μm)		 평균 입경
(μm)		 유전체층 당 결정립 개수
(ea)		 단위 두께 당 결정립 개수
(ea/μm)		 td/te 단위 부피당 용량×정격전압
(μF·V/mm3)		 신뢰성
1 2 1 165 12.12 6.06 2 102 OK(0/40)
2 1.9 1 175 10.86 5.71 1.9 120 NG(5/40)
3 1.8 0.9 140 12.86 7.14 2 110 OK(0/40)
4 2.5 1 145 17.24 6.9 2.5 90 OK(0/40)
5 2.2 0.8 220 10 4.55 2.75 105 NG(2/40)
6 1.5 1 155 9.68 6.45 1.5 135 OK(0/40)
7 1.6 1 168 9.52 5.95 1.6 150 NG(8/40)
8 1 0.9 120 8.3 8.33 1.11 140 OK(0/40)
시험번호 1, 3, 6 및 8은 유전체층의 평균 두께가 2.0μm 이하이고, 단위 두께 당 결정립 개수가 6 이상으로 단위 부피당 용량에 정격 전압을 곱한 값이 100μF·V/mm3 이상이었으며, 신뢰성도 우수한 것을 확인할 수 있다.
반면에, 유전체층의 평균 두께가 2.0μm 초과이거나, 단위 두께 당 결정립 개수가 6 미만인 시험번호 2, 4, 5 및 7은 단위 부피당 용량에 정격 전압을 곱한 값이 100μF·V/mm3 미만이거나, 신뢰성을 확보하지 못한 것을 확인할 수 있다.
유전체층의 평균 두께가 2.0μm 초과인 시험번호 4 및 5는 단위 부피당 용량에 정격 전압을 곱한 값이 100μF·V/mm3 미만이거나, 신뢰성을 확보하지 못하였다.
또한, 유전체층의 평균 두께가 2.0μm이더라도 단위 두께 당 결정립 개수가 6 미만인 시험전호 2 및 7은 신뢰성을 확보하지 못하였다.
따라서, 단위 부피당 용량에 정격 전압을 곱한 값을 높게 확보하면서도 신뢰성을 확보하기 위해서는 유전체층의 평균 두께가 2.0μm 이하인 조건과 단위 두께 당 결정립 개수가 6 이상인 조건을 모두 만족해야 한다는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
또한, 본 개시에서 사용된 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 일 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 일 실시예에서 설명되어 있지 않더라도, 다른 일 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 세라믹 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 마진부
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도금층

Claims (13)

  1. 유전체층 및 내부 전극을 포함하는 바디; 및
    상기 바디 상에 배치되며 상기 내부 전극과 연결되는 외부 전극; 을 포함하고,
    상기 유전체층은 복수의 유전체 결정립을 포함하며, 상기 유전체층의 단위 두께(1μm)당 유전체 결정립의 개수는 6 이상이고,
    상기 유전체층의 평균 두께를 td라 할 때, 상기 td는 2.0μm 이하인
    세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 내부 전극의 평균 두께를 te라 할 때, 상기 td 및 te는 td/te≤3.0을 만족하는
    세라믹 전자 부품.
  3. 제2항에 있어서,
    상기 바디는 상기 유전체층 및 내부 전극이 제1 방향으로 번갈아 배치되며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하고,
    상기 외부 전극은 상기 제3 및 제4 면 상에 배치되고,
    상기 세라믹 전자 부품의 제2 방향 최대 크기는 1.80mm 이상이며, 제3 방향 최대 크기는 1.08mm 이상인
    세라믹 전자 부품.
  4. 제3항에 있어서,
    상기 외부 전극은 상기 바디 상에 배치되며 도전성 금속 및 글라스를 포함하는 제1 전극층, 및 상기 제1 전극층 상에 배치되며 도전성 금속 및 수지를 포함하는 제2 전극층을 포함하는
    세라믹 전자 부품.
  5. 제4항에 있어서,
    상기 세라믹 전자 부품은 단위 부피당 용량에 정격 전압을 곱한 값이 100μF·V/mm3 이상인
    세라믹 전자 부품.
  6. 제5항에 있어서,
    상기 내부 전극의 평균 두께를 te라 할 때, 상기 td 및 te는 1.0<td/te≤3.0을 만족하는
    세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 유전체 결정립의 평균 입경은 166nm 이하인
    세라믹 전자 부품.
  8. 제1항에 있어서,
    상기 외부 전극은 상기 바디 상에 배치되며 도전성 금속 및 글라스를 포함하는 제1 전극층, 및 상기 제1 전극층 상에 배치되며 도전성 금속 및 수지를 포함하는 제2 전극층을 포함하는
    세라믹 전자 부품.
  9. 제1항에 있어서,
    상기 내부 전극의 평균 두께를 te라 할 때, 상기 td 및 te는 1.0<td/te≤3.0을 만족하는
    세라믹 전자 부품.
  10. 제1항에 있어서,
    상기 복수의 유전체 결정립의 입경의 누적 분포에 있어서, 1%의 값을 D1, 50%의 값을 D50 및 99%의 값을 D99라 할 때, 2≤D99/D50≤3 및 2≤D50/D1≤3을 만족하는
    세라믹 전자 부품.
  11. 제1항에 있어서,
    상기 유전체층은 복수의 유전체 분말을 이용하여 형성되며, 상기 복수의 유전체 분말의 입자 크기의 누적 분포에 있어서, 10%의 값을 D10a, 50%의 값을 D50a 및 90%의 값을 D90a라 할 때, 2<D90a/D50a<3 및 2<D50a/D10a<3을 만족하는
    세라믹 전자 부품.
  12. 제1항에 있어서,
    상기 바디는 상기 유전체층 및 내부 전극이 제1 방향으로 번갈아 배치되며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하고,
    상기 외부 전극은 상기 제3 및 제4 면 상에 배치되고,
    상기 세라믹 전자 부품의 제2 방향 최대 크기는 1.80mm 이상이며, 제3 방향 최대 크기는 1.08mm 이상인
    세라믹 전자 부품.
  13. 제1항에 있어서,
    상기 바디는 상기 유전체층 및 내부 전극이 제1 방향으로 번갈아 배치되며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하며,
    상기 내부 전극은 상기 제4, 5 및 6 면과 이격되며 상기 제3 면과 연결되는 제1 내부 전극, 및 상기 제3, 5 및 6 면과 이격되며 상기 제4 면과 연결되는 제2 내부 전극을 포함하고,
    상기 외부 전극은 상기 제3 면 상에 배치되며 상기 제1 내부 전극과 연결되는 제1 외부 전극, 및 상기 제4 면 상에 배치되며 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하는
    세라믹 전자 부품.
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