KR102202488B1

KR102202488B1 - 유전체 자기 조성물 및 이를 포함하는 적층 세라믹 커패시터

Info

Publication number: KR102202488B1
Application number: KR1020150095993A
Authority: KR
Inventors: 윤석현; 위성권; 박중덕; 서정욱; 남찬희; 김동훈
Original assignee: 삼성전기주식회사
Priority date: 2015-07-06
Filing date: 2015-07-06
Publication date: 2021-01-13
Also published as: JP6852845B2; JP2022104984A; JP7060213B2; KR20170005647A; JP2017014093A; JP2021004172A; US9928959B2; US20170011851A1

Abstract

본 발명의 일 실시형태에 따르면 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 포함하며, 상기 x는 0.0025≤x≤0.4를 만족하는 유전체 자기 조성물 및 이를 포함하는 적층 세라믹 커패시터를 제공한다.

Description

유전체 자기 조성물 및 이를 포함하는 적층 세라믹 커패시터{DIELECTRIC CERAMIC COMPOSITION AND MULTILAYER CERAMIC CAPACITOR COMPRISING THE SAME}

본 발명은 DC-bias 특성이 우수한 신규 유전체 자기 조성물 및 이를 포함하는 적층 세라믹 커패시터에 관한 것이다.

일반적으로 커패시터, 인덕터, 압전 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.

세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.

적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.

적층 세라믹 커패시터는 통상적으로 내부 전극용 페이스트와 유전체층용 페이스트를 시트법이나 인쇄법 등에 의해 적층하고 동시 소성하여 제조된다.

최근 고용량 적층 세라믹 커패시터의 개발이 진행됨에 따라 유전체층의 두께가 얇아져서 신뢰성, 고온 내전압 및 쇼트 불량의 문제가 대두되고 있다.

이를 해결하기 위해 미립의 티탄산바륨 입자를 사용하여 왔으나, 이 경우 고용량을 얻기 어려워, 미립의 입자를 사용하되 결정립의 크기를 크게 함으로써, 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 구현하는 방법이 시도되고 있다.

그러나, 티탄산바륨의 결정립 크기를 크게 할 경우 유전율은 상승하나 DC-bias 특성이 나빠지는 문제가 있다. 즉, DC 전압 인가시 용량 감소 변화율이 커지게 되는 것이다.

DC-bias 특성은 결정립의 크기가 커질수록 나빠지기 때문에 이러한 문제를 해결하기 위해서는 결정립의 크기가 작으면서도 높은 유전율을 구현할 수 있는 유전체 재료의 개발이 필요한 실정이다.

한국공개특허공보 1999-0075846

본 발명의 목적은 DC-bias 특성이 우수한 신규 유전체 자기 조성물 및 이를 포함하는 적층 세라믹 커패시터를 제공하는 것이다.

본 발명의 일 실시 형태는 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 포함하며, 상기 x는 0.0025≤x≤0.4를 만족하는 유전체 자기 조성물을 제공한다.

본 발명의 다른 실시형태는 유전체층과 제1 및 제2 내부전극이 교대로 적층된 세라믹 본체; 및 상기 세라믹 본체의 양 단부에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극;을 포함하고, 상기 유전체층은 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 포함하며, 상기 x는 0.0025≤x≤0.4를 만족하는 유전체 자기 조성물을 포함하는 적층 세라믹 커패시터를 제공한다.

본 발명의 일 실시형태에 따르면, 유전체 주재료인 BaTiO₃와 자발 분극의 크기가 큰 PbTiO₃을 적정 함량으로 복합화함으로써, 높은 유전율을 얻음과 동시에 DC-bias 특성이 우수한 유전체 자기 조성물 및 이를 포함하는 적층 세라믹 커패시터를 구현할 수 있다.

도 1은 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 이용한 실시예와 종래 BaTiO₃로 표시되는 모재 주성분을 이용한 비교예의 DC 전계 대비 유전율(ε_T)을 나타내는 그래프이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 3은 도 2의 A-A'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.

그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

본 발명은 유전체 자기 조성물에 관한 것으로, 유전체 자기 조성물을 포함하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있으며, 이하에서는 유전체 자기 조성물 및 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.

본 발명의 일 실시 형태에 따른 유전체 자기 조성물은 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 포함하며, 상기 x는 0.0025≤x≤0.4를 만족한다.

본 발명의 일 실시형태에 따른 유전체 자기 조성물은 EIA(Electronic Industries Association) 규격에서 명시한 X5R(-55℃~85℃), X7R(-55℃~125℃), X8R(-55℃~150℃) 그리고, X9R(-55℃~200℃) 특성을 만족할 수 있다.

또한 이를 이용한 적층 세라믹 커패시터를 제공하여 상기 온도 특성을 만족함과 동시에 우수한 신뢰성을 구현할 수 있다.

이하, 본 발명의 일 실시형태에 따른 유전체 자기 조성물의 각 성분을 보다 구체적으로 설명하도록 한다.

a) 모재 주성분

본 발명의 일 실시형태에 따른 유전체 자기 조성물은 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 포함한다.

상기 식에서, x는 0.0025≤x≤0.4를 만족할 수 있다.

상기 제1 주성분은 BaTiO₃로 표시될 수 있으며, 상기 BaTiO₃는 일반적인 유전체 모재에 사용되는 재료로서, 큐리 온도가 대략 125도 정도인 강유전체 재료이다.

또한, 상기 제2 주성분은 PbTiO₃로 표시된다.

상기 제2 주성분인 PbTiO₃는 제1 주성분인 BaTiO₃에 비하여 자발 분극의 크기가 크다.

다만, PbTiO₃는 분역벽(Domain wall)의 이동도(Mobility)가 낮아 유전율이 낮은 문제가 있다.

일반적으로 강유전체가 높은 유전율을 가지기 위해서는 자발 분극의 크기가 크고 동시에 분역벽(Domain wall)의 이동도(Mobility)가 커서 이러한 분극들이 외부 전계 방향에 따라 쉽게 스위칭할 수 있어야 한다.

본 발명의 일 실시형태에 따르면, BaTiO₃로 표시되는 제1 주성분과 제1 주성분에 비해 자발 분극의 크기가 큰 PbTiO₃로 표시되는 제2 주성분을 포함하되, 제2 주성분을 적정량 포함함으로써, 자발 분극의 크기를 크게 함과 동시에 분역벽(Domain wall)의 이동도(Mobility)를 향상시켜 BaTiO₃로 표시되는 모재에 비해 보다 작은 결정립 크기에서도 높은 유전율을 구현할 수 있다.

이로 인해, 유전율이 높으면서 동시에 DC-bias 특성이 우수한 유전체 자기 조성물을 구현할 수 있다.

즉, 본 발명의 일 실시형태에 따른 유전체 자기 조성물의 모재 주성분은 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되되, 제2 주성분인 PbTiO₃의 함량이 0.0025≤x≤0.4를 만족함으로써, 상기의 효과를 얻을 수 있다.

상기 x가 0.0025 미만이면 DC-bias 특성이 나빠지는 문제가 있다.

한편, x가 0.4를 초과하면 상온 유전율이 3000 미만으로 낮아지는 문제가 ㅇ있다.

또한, 상기 유전체 자기 조성물의 모재 주성분은 제1 주성분과 제2 주성분이 고용체 형태일 수도 있다.

상기 모재 주성분이 서로 고용된 형태일 경우에는 상기 모재 주성분은 단일상 형태일 수 있으며, 유전율, 온도 특성, 정전용량 변화율(temperature coefficient of capacitance, TCC), DC-bias 특성 및 손실율 등이 두 재료가 혼합된 형태보다 우수할 수 있다.

상기 모재 주성분은 특별히 제한되는 것은 아니나, 주성분의 평균 입경은 1000 nm 이하일 수 있다.

b)제1 부성분

본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 제1 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 산화물 혹은 탄산염을 더 포함할 수 있다.

상기 제1 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 산화물 혹은 탄산염은 상기 모재 주성분 100 몰%에 대하여, 0.1 내지 2.0 몰%의 함량으로 포함될 수 있다.

상기 제1 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 소성 온도 저하 및 고온 내전압 특성을 향상시키는 역할을 한다.

상기 제1 부성분의 함량 및 후술하는 제2 부성분의 함량은 모재 주성분 100 몰%에 대하여 포함되는 양으로서, 특히 각 부성분이 포함하는 금속 이온의 몰%로 정의될 수 있다.

상기 제1 부성분의 함량이 0.1 몰% 미만이면 소성 온도가 높아지고 고온 내전압 특성이 다소 저하될 수 있다.

상기 제1 부성분의 함량이 2.0 몰% 이상의 경우에는 고온 내전압 특성 및 상온 비저항이 저하될 수 있다.

특히, 본 발명의 일 실시형태에 따른 유전체 자기 조성물은 모재 주성분 100 몰%에 대하여 0.1 내지 2.0 몰%의 함량을 갖는 제1 부성분을 더 포함할 수 있으며, 이로 인하여 저온 소성이 가능하며 높은 고온 내전압 특성을 얻을 수 있다.

c)제2 부성분

본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 제2 부성분으로서, Si를 포함하는 산화물 또는 Si를 포함하는 글라스(Glass) 화합물을 포함할 수 있다.

상기 유전체 자기 조성물은 상기 모재 주성분 100 몰%에 대하여, Si를 포함하는 산화물 또는 Si를 포함하는 글라스(Glass) 화합물인 0.2 내지 5.0 몰%의 제2 부성분을 더 포함할 수 있다.

상기 제2 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 소성 온도 저하 및 고온 내전압 특성을 향상시키는 역할을 한다.

상기 제2 부성분의 함량이 상기 모재 주성분 100 몰%에 대하여, 0.2 몰% 미만이면 소성 온도가 높아질 수 있다.

상기 제2 부성분의 함량이 상기 모재 주성분 100 몰%에 대하여, 5.0 몰% 이상의 경우에는 고온 내전압 특성이 저하될 수 있다.

특히, 본 발명의 일 실시형태에 따른 유전체 자기 조성물은 상기 모재 주성분 100 몰%에 대하여, 0.2 내지 5.0 몰%의 함량을 갖는 제2 부성분을 더 포함할 수 있으며, 이로 인하여 저온 소성이 가능하며 높은 고온 내전압 특성을 얻을 수 있다.

d)제3 부성분

본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Li를 포함하는 산화물, 탄산염 또는 불화물인 제3 부성분을 더 포함할 수 있다.

상기 유전체 자기 조성물은 상기 모재 주성분 100 몰%에 대하여, Li를 포함하는 산화물, 탄산염 또는 불화물인 0.4 내지 12.0 몰%의 제3 부성분을 더 포함할 수 있다.

상기 제3 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 소성 온도 저하 및 고온 내전압 특성을 향상시키는 역할을 한다.

또한, 상기 제3 부성분은 내부전극으로서 구리(Cu)를 사용한 경우에도 적층 세라믹 커패시터의 목표 특성을 얻을 수 있는 효과가 있다.

상기 제3 부성분의 함량이 상기 모재 주성분 100 몰%에 대하여, 0.4 몰% 미만이면 소성 온도가 높아질 수 있으며, 유전율이 낮고 고온 내전압 특성이 저하될 수 있다.

상기 제3 부성분의 함량이 상기 모재 주성분 100 몰%에 대하여, 12.0 몰% 이상의 경우에는 이차상 생성 등으로 인해 고온 내전압 특성이 저하될 수 있다.

특히, 본 발명의 일 실시형태에 따른 유전체 자기 조성물은 상기 모재 주성분 100 몰%에 대하여, 0.4 내지 12.0 몰%의 함량을 갖는 제3 부성분을 더 포함할 수 있으며, 이로 인하여 구리(Cu)를 내부전극으로 사용할 수 있으며, 저온 소성이 가능하고 높은 고온 내전압 특성을 얻을 수 있다.

도 1은 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 이용한 실시예와 종래 BaTiO₃로 표시되는 모재 주성분을 이용한 비교예의 DC 전계 대비 유전율(ε_T)을 나타내는 그래프이다.

도 1을 참조하면, 큐리 온도가 125℃인 BaTiO₃ 상용 X5R 유전체 재료를 적용한 비교예에 비해 본 발명의 실시예인 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 이용한 경우, DC-bias 특성이 우수함을 알 수 있다.

도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 개략적인 사시도이고, 도 3은 도 2의 A-A'를 따라 취한 적층 세라믹 커패시터(100)를 나타내는 개략적인 단면도이다.

도 2 및 도 3을 참조하면, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터(100)는 유전체층(111)과 제1 및 제2 내부 전극(121, 122)이 교대로 적층된 세라믹 본체(110)를 가진다. 세라믹 본체(110)의 양 단부에는 세라믹 본체(110)의 내부에 교대로 배치된 제1 및 제2 내부 전극(121, 122)과 각각 도통하는 제1 및 제2 외부 전극(131, 132)이 형성되어 있다.

세라믹 본체(110)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수도 특별히 제한은 없고, 용도에 따라 적절한 치수로 할 수 있고, 예를 들면 (0.6∼5.6mm)×(0.3∼5.0mm)×(0.3∼1.9mm)일 수 있다.

유전체층(111)의 두께는 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있는데, 본 발명의 일 실시예에서 소성 후 유전체층의 두께는 1층당 바람직하게는 0.2㎛ 이상일 수 있다.

너무 얇은 두께의 유전체층은 한층 내에 존재하는 결정립 수가 작아 신뢰성에 나쁜 영향을 미치기 때문에 유전체층의 두께는 0.2 ㎛ 이상일 수 있다.

제1 및 제2 내부 전극(121, 122)은 각 단면이 세라믹 본체(110)의 대향하는 양 단부의 표면에 교대로 노출되도록 적층되어 있다.

상기 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단부에 형성되고, 교대로 배치된 제1 및 제2 내부 전극(121, 122)의 노출 단면에 전기적으로 연결되어 커패시터 회로를 구성한다.

상기 제1 및 제2 내부 전극(121, 122)에 함유되는 도전성 재료는 특별히 한정되지 않지만, 본 발명의 일 실시형태에서는 팔라듐(Pd), 구리(Cu) 혹은 니켈(Ni)을 이용할 수 있다.

상기 제1 및 제2 내부 전극(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 0.1 내지 5㎛ 또는 0.1∼2.5㎛일 수 있다.

상기 제1 및 제2 외부 전극(131, 132)에 함유되는 도전성 재료는 특별히 한정되지 않지만, 니켈(Ni), 구리(Cu), 또는 이들 합금을 이용할 수 있다.

상기 제1 및 제2 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 10 내지 50㎛ 일 수 있다.

상기 세라믹 본체(110)를 구성하는 유전체층(111)은 본 발명의 일 실시형태에 따른 유전체 자기 조성물을 포함할 수 있다.

상기 유전체 자기 조성물은 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 포함하며, 상기 x는 0.0025≤x≤0.4를 만족할 수 있다.

상기 유전체 자기 조성물에 대한 구체적인 설명은 상술한 본 발명의 일 실시형태에 따른 유전체 자기 조성물의 특징과 동일하므로 여기서는 생략하도록 한다.

이하, 실시예 및 비교예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.

원료 주성분은 (1-x)BaTiO₃-xPbTiO₃을 주성분으로 하며, 평균 입자 크기가 300 nm인 주성분 주성분을 사용하였다.

하기 표 1 및 3에 기재된 조성비에 맞게 이들을 에탄올과 톨루엔을 용매로 하여 분산제와 함께 혼합한 후, 바인더를 혼합하여 세라믹 시트를 제작하였다.

하기 표 1에 기재된 조성에 의해 성형된 세라믹 시트에는 팔라듐(Pd) 내부전극을 인쇄하고, 표 3에 기재된 조성에 의해 성형된 세라믹 시트에는 구리(Cu) 내부전극을 인쇄하였다.

상하 커버층으로는 10 내지 13㎛의 두께를 갖는 성형 시트로 25층으로 적층하였고, 약 2.0㎛의 두께를 갖는 내부전극이 인쇄된 시트를 21층 적층하여 액티브 층을 제작하여 바를 제조하였다.

압착바는 절단기를 이용하여 3216(길이×폭×두께가 3.2mm×1.6mm×1.6mm) 크기의 칩으로 절단하였다. 　

제작이 완료된 칩을 가소한 뒤에 하기 표 1에 해당하는 시편들에 대해서는 대기 중에서(Air 분위기) 1180 ~ 1250℃의 온도 범위에서 소성을 진행하고, 표 3에 해당하는 시편들에 대해서는 환원 분위기(0.1% H₂/99.9% N₂, H₂O/H₂/N₂ 분위기)에서 940 ~ 980℃의 온도 범위에서 소성을 진행하였다.

소성된 칩에 대하여 구리(Cu) 페이스트로 터미네이션 공정 및 전극 소성을 거쳐 외부전극을 완성하였다.

상기와 같이 완성된 프로토 타입 적층 세라믹 커패시터(Proto-type MLCC) 시편에 대해 용량, DF, 절연저항, TCC 및 고온 150℃에서 전압 step 증가에 따른 저항 열화 거동 등을 평가하였다.

적층 세라믹 커패시터(MLCC) 칩의 상온 정전 용량 및 유전 손실은 LCR-meter를 이용하여 1 kHz, AC 0.5 V/㎛ 조건에서 용량을 측정하였다.

정전 용량과 적층 세라믹 커패시터(MLCC) 칩의 유전체 두께, 내부전극 면적, 적층수로부터 적층 세라믹 커패시터(MLCC) 칩의 유전율을 계산하였다.

상온 절연 저항(IR)은 10 개씩의 샘플을 취하여 DC 10 V/㎛ 를 인가한 상태에서 60초 경과 후 측정하였다.

온도에 따른 정전용량의 변화는 -55℃에서 125℃의 온도 범위에서 측정되었다.

고온 IR 승압 실험은 150℃에서 전압 단계를 5 V/㎛ 씩 증가시키면서 저항 열화 거동을 측정하였는데, 각 단계의 시간은 10분이며 5초 간격으로 저항값을 측정하였다.

고온 IR 승압 실험으로부터 고온 내전압을 도출하였는데, 이는 소성 후 7㎛ 두께의 20층의 유전체를 가지는 3216 크기 칩에서 150℃에서 전압 스텝(Voltage step) dc 5 V/㎛를 10분간 인가하고 이 전압 스텝을 계속 증가시키면서 측정할 때, IR이 10⁵Ω 이상을 견디는 전압을 의미한다.

RC 값은 AC 0.5 V/㎛, 1 kHz에서 측정한 상온 용량값과 DC 10 V/㎛ 에서 측정한 절연 저항값의 곱이다.

유전체의 미세구조는 SEM(Scanning Electron Microscopy) 이미지로 관찰하였으며, 이로부터 결정립의 크기를 산출하였다.

아래 표 2는 상기 표 1에 명시된 조성에 해당하는 프로토 타입 적층 세라믹 커패시터(Proto-type MLCC) 칩의 특성을 나타낸다.

상기 표 1을 참조하면, 실험예 1~11은 주성분 (1-x)BaTiO₃+xPbTiO₃ 100 mol 대비 제1 부성분 MnO₂의 함량이 0.5 mol, 제2 부성분 SiO₂의 함량이 0.5 mol 일 때 제1 주성분 함량 (1-x) 및 제2 주성분 함량 x에 따른 실험예를 나타내고, 표 2의 실험예 1~11은 이에 해당하는 Pd-내부전극을 적용하고 대기중 (Air 분위기)에서 소성한 Proto-type 적층 세라믹 커패시터 샘플의 특성을 나타낸다.

PbTiO₃ 함량 x가 증가함에 따라 결정립의 크기가 작아지다가 일정해지는 경향을 나타내며, 상온 유전율은 비교적 일정한 값을 유지하다가 감소하는 경향을 확인할 수 있다.

PbTiO₃가 첨가되지 않은 실험예 1의 경우 상온 유전율은 5624 수준으로 비교적 높게 구현되나 결정립의 크기가 1.8μm 수준으로 커서 dc-bias 변화율이 -66.0% 수준으로 문제가 있음을 알 수 있다.

반면에, PbTiO₃의 함량 x가 0.05인 실험예 6번의 경우 실험예 1번에 비해 동등 이상의 상온 유전율 5732를 나타내면서 결정립의 크기가 0.3μm로 작아 dc-bias 특성이 -32.7%로 매우 양호한 특성이 구현되는 것을 확인할 수 있다.

PbTiO₃의 함량 x가 0.4 이상으로 지나치게 과량인 실험예 11의 경우에는 상온 유전율이 3000 미만으로 낮아지는 문제가 있다.

PbTiO₃ 함량 x가 0.005 (실험예3) ~ 0.3 (실험예10)의 범위에서 본 발명의 목표 특성인 상온 유전율: 3000 이상, RC값: 1000 Ohm-F 이상, TCC(125℃): ±15% 미만, dc-bias 변화율: ±50% 미만, 고온(150℃) 내전압: 50V/um 이상의 동시 구현이 가능함을 알 수 있다.

표 1의 실험예 12~17은 제1 주성분 함량 (1-x)가 0.95이고, 제2 주성분 x가 0.05이며, 주성분 (1-x)BaTiO₃+xPbTiO₃ 100 mol 대비 제1 부성분 MnO₂의 함량이 0.5 mol, 제2 부성분 SiO₂의 함량이 0.5 mol 일때, 제1 부성분 Mn 함량에 따른 실험예를 나타내고, 표 2의 실험예 12~17은 이에 해당하는 Pd-내부전극을 적용하고 대기중 (Air 분위기)에서 소성한 Proto-type 적층 세라믹 커패시터 샘플의 특성을 나타낸다.

제1 부성분 Mn의 함량이 0 인 경우 (실험예 12) RC값 및 고온(150℃) 내전압이 매우 낮은 문제가 있으며, 반면에 실험예 17과 같이 Mn의 함량이 3 mol로 지나치게 과량인 경우에는 상온 유전율이 3000 미만으로 낮아지는 문제가 있다.

Mn 함량이 0.1 (실험예 12) ~ 2.0 (실험예 16)인 범위에서 본 발명의 목표 특성 구현이 가능함을 확인할 수 있다.

표 1의 실험예 18~23은 제1 부성분에서 MnO₂의 일부를 V₂O₅로 변경하거나 MnO₂ 전부를 V₂O₅로 변경하여 첨가했을 때의 실험예를 나타내고, 표 2의 실험예 18~23은 해당하는 Proto-type 칩의 특성을 나타낸다.

제1 부성분에서 Mn 혹은 V 등 종류에 상관없이 atomic % 기준으로 그 함량이 동일하면 거의 동일한 특성이 구현되는 것을 확인할 수 있다.

제1 부성분의 함량이 atomic % 기준으로 0.5 at%인 실험예 6, 18, 21의 특성이 거의 동일하며, 2.0 at% 인 실험예 16, 19, 22의 특성 또한 거의 동일함을 확인할 수 있다.

그리고, 제1 부성분의 함량이 atomic % 기준으로 3.0 at%으로 지나치게 과량인 실험예 17, 20, 23의 경우에는 모두 상온 유전율이 3000 미만인 문제가 발생한다.

따라서, 제1 부성분 전이금속 원소의 적정 함량은 원소비로 0.1 ~ 2.0 at%라고 기술할 수 있다.

표 1의 실험예 24~29는 제1 주성분 함량 (1-x)가 0.95이고, 제2 주성분 x가 0.05이며, 주성분 (1-x)BaTiO₃+xPbTiO₃ 100 mol 대비 제1 부성분 MnO₂의 함량이 0.5 mol일 때 제2 부성분 SiO₂ 함량 변화에 따른 실험예를 나타내고, 표 2의 실험예 24~29는 이에 해당하는 Pd-내부전극을 적용하고 대기중 (Air 분위기)에서 소성한 Proto-type 적층 세라믹 커패시터 샘플의 특성을 나타낸다.

제2 부성분 SiO₂ 함량이 0 mol 인 경우에는(실험예 24), 소결성이 저하되어 유전율 및 고온 내전압 특성이 매우 낮은 문제가 있다.

반면에, SiO₂의 함량이 7 mol로 지나치게 과량인 경우에도(실험예 29), 상온유전율 및 고온 내전압 특성이 낮은 문제가 발생함을 알 수 있다.

제2 부성분 SiO₂ 함량이 0.2 ~ 5.0 mol 범위에 해당하는 실험예 25~28에서는 본 발명의 목표 특성을 구현할 수 있음을 확인할 수 있다.

따라서, 제2 부성분 원소의 적정 함량은 Si 원소비로 0.1 ~ 2.0 at% 라고 할 수 있다.

아래 표 4는 상기 표 3에 명시된 조성에 해당하는 프로토 타입 적층 세라믹 커패시터(Proto-type MLCC) 칩의 특성을 나타낸다.

표 3의 실험예 30~36은 제1 주성분 함량 (1-x)가 0.95이고, 제2 주성분 x가 0.05이며, 주성분 (1-x)BaTiO₃+xPbTiO₃ 100 mol 대비 제1 부성분 MnO₂의 함량이 0.5 mol, 제2 부성분 SiO₂의 함량이 0.5 mol 일 때, 제3 부성분 Li₂CO₃ 함량 변화에 따른 실험예를 나타내고, 표 4의 실험예 30~36은 Cu 내부전극을 적용하고 N₂ 분위기에서 950℃에서 소성한 Proto-type 적층 세라믹 커패시터 샘플의 특성을 나타낸다.

Li₂CO₃의 함량이 0.05 mol 과 같이 소량인 경우(실험예 30), 950℃ 소성시 소결성이 저하되어 유전율이 3000 미만으로 낮고, 고온 내전압이 50V/um 미만으로 낮아지는 문제가 있다.

반면에, Li₂CO₃의 함량이 8 mol로 지나치게 과량인 경우에는 이차상 생성 등으로 인해 역시 고온 내전압이 50V/um 미만으로 낮은 문제가 발생한다

Li₂CO₃ 함량이 0.2 (실험예 31) ~ 6 mol (실험예 35)의 범위에 해당 되면, Cu 내부전극을 적용하면서 본 발명의 목표 특성 구현이 가능함을 확인할 수 있다

표 3의 실험예 37~43은 제3 부성분 LiF 함량 변화에 따른 실험예를 나타내고, 표 4의 실험예 37~43은 Cu 내부전극을 적용하고 N₂ 분위기에서 950℃에서 소성한 Proto-type 칩의 특성을 나타낸다.

Li의 함량이 at % 기준으로 동일하면 Li₂CO₃를 적용한 경우와 LiF를 적용한 경우의 특성이 거의 동일하게 구현되는 것을 확인할 수 있다(실험예 30과 37, 32와 39, 34와 41, 35와 42, 36과 43이 각각 이 경우에 해당됨).

따라서, Ni 내부전극뿐만 아니라 Cu 내부전극을 적용하면서 본 발명의 목표특성을 구현할 수 있는 제3 부성분의 적정 함량은 Li 원소비로 0.4 ~ 12 mol% 라고 할 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.

100: 적층 세라믹 커패시터 110: 세라믹 본체
111: 유전체층 121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부전극

Claims

BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 포함하며, 상기 x는 0.0025≤x≤0.4를 만족하고,
상기 모재 주성분 100 몰%에 대하여, Li를 포함하는 탄산염 또는 불화물인 0.4 내지 12.0 몰%의 제3 부성분을 포함하는 유전체 자기 조성물.
제1항에 있어서,
상기 유전체 자기 조성물은 상기 모재 주성분 100 몰%에 대하여, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나를 포함하는 산화물 또는 탄산염인 0.1 내지 2.0 몰%의 제1 부성분을 더 포함하는 유전체 자기 조성물.
제1항에 있어서,
상기 유전체 자기 조성물은 상기 모재 주성분 100 몰%에 대하여, Si를 포함하는 산화물 또는 Si를 포함하는 글라스(Glass) 화합물인 0.2 내지 5.0 몰%의 제2 부성분을 더 포함하는 유전체 자기 조성물.
삭제
제1항에 있어서,
상기 제1 주성분과 제2 주성분은 고용체 형태인 유전체 자기 조성물.
유전체층과 제1 및 제2 내부전극이 교대로 적층된 세라믹 본체; 및
상기 세라믹 본체의 양 단부에 형성되며, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극;을 포함하고,
상기 유전체층은 BaTiO₃로 표시되는 제1 주성분 및 PbTiO₃로 표시되는 제2 주성분을 포함하는 (1-x)BaTiO₃-xPbTiO₃로 표시되는 모재 주성분을 포함하며, 상기 x는 0.0025≤x≤0.4를 만족하는 유전체 자기 조성물을 포함하고,
상기 유전체 자기 조성물은 상기 모재 주성분 100 몰%에 대하여, Li를 포함하는 탄산염 또는 불화물인 0.4 내지 12.0 몰%의 제3 부성분을 더 포함하는 적층 세라믹 커패시터.
제6항에 있어서,
상기 유전체 자기 조성물은 상기 모재 주성분 100 몰%에 대하여, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나를 포함하는 산화물 또는 탄산염인 0.1 내지 2.0 몰%의 제1 부성분을 더 포함하는 적층 세라믹 커패시터.
제6항에 있어서,
상기 유전체 자기 조성물은 상기 모재 주성분 100 몰%에 대하여, Si를 포함하는 산화물 또는 Si를 포함하는 글라스(Glass) 화합물인 0.2 내지 5.0 몰%의 제2 부성분을 더 포함하는 적층 세라믹 커패시터.
삭제
제6항에 있어서,
상기 제1 주성분과 제2 주성분은 고용체 형태인 적층 세라믹 커패시터.