KR20190116174A - 적층형 전자 부품 - Google Patents

적층형 전자 부품

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KR20190116174A
KR20190116174A KR1020190114839A KR20190114839A KR20190116174A KR 20190116174 A KR20190116174 A KR 20190116174A KR 1020190114839 A KR1020190114839 A KR 1020190114839A KR 20190114839 A KR20190114839 A KR 20190114839A KR 20190116174 A KR20190116174 A KR 20190116174A
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부전극을 포함하여 용량이 형성되는 용량 형성부와, 상기 용량 형성부의 상하부에 각각 배치되는 상부 및 하부 커버부를 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되며 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되어 배치되는 제1 전극층, 및 상기 제1 전극층을 덮도록 배치되는 제1 도전성 수지층을 포함하는 제1 외부 전극; 및 상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되며 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되어 배치되는 제2 전극층, 및 상기 제2 전극층을 덮도록 배치되는 제2 도전성 수지층을 포함하는 제1 외부 전극; 을 포함하고, 상기 제1 및 제2 도전성 수지층의 끝단에서 상기 제1 및 제2 면의 최대 표면 조도를 Rmax, 상기 상부 및 하부 커버부의 각 두께를 Tp로 정의할 때, Tp/Rmax는 30 이상이다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
고신뢰성 및 고강도 특성을 확보하기 위하여, 종래의 전극층으로 구성되는 외부전극을 전극층 및 도전성 수지층의 이층 구조로 변경하는 방안이 제안되었다.
전극층 및 도전성 수지층의 이층 구조는 전극층 상에 도전성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침투를 막아 신뢰성을 향상시킬 수 있다.
그러나, 업계에서 요구하는 고신뢰성 및 고강도 특성에 대한 기준이 점점 높아지고 있기 때문에, 고신뢰성 및 고강도 특성을 보다 향상시키기 위한 방안이 요구되고 있다.
한국 공개특허공보 제10-2014-0021416호
본 발명의 여러 목적 중 하나는 휨 강도 특성이 향상된 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 내습 신뢰성이 향상된 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부전극을 포함하여 용량이 형성되는 용량 형성부와, 상기 용량 형성부의 상하부에 각각 배치되는 상부 및 하부 커버부를 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되며 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되어 배치되는 제1 전극층, 및 상기 제1 전극층을 덮도록 배치되는 제1 도전성 수지층을 포함하는 제1 외부 전극; 및 상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되며 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되어 배치되는 제2 전극층, 및 상기 제2 전극층을 덮도록 배치되는 제2 도전성 수지층을 포함하는 제1 외부 전극; 을 포함하고, 상기 제1 및 제2 도전성 수지층의 끝단에서 상기 제1 및 제2 면의 최대 표면 조도를 Rmax, 상기 상부 및 하부 커버부의 각 두께를 Tp로 정의할 때, Tp/Rmax는 30 이상이다.
본 발명의 여러 효과 중 하나는 커버부의 두께와 도전성 수지층의 끝단에서 바디의 표면 조도의 상관 관계를 제어함으로써, 휨 강도 특성을 향상시킨 것이다.
본 발명의 여러 효과 중 하나는 내습 신뢰성을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I` 단면도이다.
도 3은 도 1의 II-II` 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 3의 P1 영역 확대도이다.
도 6은 도 2의 P2 영역 확대도이다.
도 7은 도전성 수지층 끝단에서 바디의 표면 조도를 측정하는 방법을 설명하기 위한 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I` 단면도이다.
도 3은 도 1의 II-II` 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 3의 P1 영역 확대도이다.
도 6은 도 2의 P2 영역 확대도이다.
도 7은 도전성 수지층 끝단에서 바디의 표면 조도를 측정하는 방법을 설명하기 위한 도면이다.
이하, 도 1 내지 도 7을 참조하여 본 발명의 일 실시형태에 따른 적층형 전자 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부전극(121, 122)을 포함하여 용량이 형성되는 용량 형성부(A)와, 상기 용량 형성부의 상하부에 각각 배치되는 상부 및 하부 커버부(112, 113)를 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되며 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되어 배치되는 제1 전극층(131a), 및 상기 제1 전극층을 덮도록 배치되는 제1 도전성 수지층(131b)을 포함하는 제1 외부 전극(131); 및 상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되며 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되어 배치되는 제2 전극층(132a), 및 상기 제2 전극층을 덮도록 배치되는 제2 도전성 수지층(132b)을 포함하는 제1 외부 전극(132); 을 포함하고, 상기 제1 및 제2 도전성 수지층의 끝단에서 상기 제1 및 제2 면의 최대 표면 조도를 Rmax, 상기 상부 및 하부 커버부의 각 두께를 Tp로 정의할 때, Tp/Rmax는 30 이상이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)는, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 번갈아 적층되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(A), 용량 형성부(A)의 상부에 배치되는 상부 커버부(112) 및 용량 형성부(A)의 하부에 배치되는 하부 커버부(113)를 포함할 수 있다.
상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.
내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않는다. 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다. 도 2에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있으며, 상기 제2 외부 전극(132)은 상기 제1 외부 전극(131)과 다른 전위에 연결될 수 있다.
제1 외부 전극(131)은 제1 전극층(131a)과 제1 도전성 수지층(131b)을 포함한다.
제1 전극층(131a)은 상기 제3 면(3)에 배치되어 상기 제1 내부 전극(121)과 연결되며 상기 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되어 배치된다. 제1 도전성 수지층(131b)은 제1 전극층(131a)을 덮도록 배치된다.
제2 외부 전극(132)은 제2 전극층(132a)과 제2 도전성 수지층(132b)을 포함한다.
제2 전극층(132a)은 상기 제4 면(3)에 배치되어 상기 제2 내부 전극(122)과 연결되며 상기 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되어 배치된다. 제2 도전성 수지층(132b)은 제2 전극층(132a)을 덮도록 배치된다.
외부 전극(131, 132) 중 제3 및 제4 면 상에 배치되는 영역을 접속부(C), 제1, 제2, 제5 및 제6 면 상에 배치되는 영역을 밴드부(B)로 정의할 수 있다.
즉, 제1 외부 전극(131)은 상기 바디의 제3 면에 배치되는 접속부(C) 및 상기 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 밴드부(B)를 포함할 수 있다. 이와 마찬가지로, 제2 외부 전극(132)은 상기 바디의 제4 면에 배치되는 접속부(C) 및 상기 접속부에서 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되는 밴드부(B)를 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 도전성 수지층(131b, 132b)의 끝단에서 제1 및 제2 면(1, 2)의 최대 표면 조도를 Rmax, 상기 상부 및 하부 커버부의 각 두께를 Tp로 정의할 때, Tp/Rmax는 30 이상이다.
적층형 전자 부품(100)에 휨 응력이 작용할 시, 우선적으로 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되면서 응력을 해소하게 된다. 이에 따라, 바디(110)에 전달되는 응력을 최소화시켜 바디에 크랙(crack)이 발생하는 것을 방지할 수 있다.
그러나, 도전성 수지층(131b, 132b)의 끝단에서 제1 및 제2 면(1, 2)의 최대 표면 조도가 큰 경우, 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되기 전에 바디(110)에 휨 크랙이 발생할 수 있다. 바디(110)에 발생한 휨 크랙은 수분 침투 경로로 작용하여 내습 신뢰성이 저하될 우려가 있다.
기판에 실장한 칩이 받는 휨 응력은 도전성 수지층(131b, 132b)의 끝단에서부터 칩의 바깥쪽으로 확산되게 되는데, 도전성 수지층(131b, 132b)의 끝단에서 제1 및 제2 면(1, 2)의 최대 표면 조도가 큰 경우 응력이 분산되지 못하고 표면 조도의 봉우리 또는 골짜기 부분에 응력이 집중되어 휨 크랙이 발생하게 된다. 즉, 도전성 수지층(131b, 132b)의 끝단에서 제1 및 제2 면(1, 2)의 최대 표면 조도는 휨 응력의 분산 정도를 결정하는 주요 인자이다.
또한, 커버부의 두께(Tp)가 작을수록 휨 응력이 집중되기 때문에 커버부의 두께(Tp)도 휨 응력의 분산 정도를 결정하는 주요 인자이다.
따라서, 커버부의 두께(Tp) 및 도전성 수지층(131b, 132b)의 끝단에서 제1 및 제2 면(1, 2)의 최대 표면 조도(Rmax) 중 어느 하나만을 고려해서는 필-오프(peel-off) 되기 전에 바디(110)에 휨 크랙이 발생하는 것을 방지하기 어려울 수 있다.
본 발명에서는 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되기 전에 바디(110)에 휨 크랙이 발생하는 것을 방지하기 위하여, 커버부의 두께(Tp)와 도전성 수지층(131b, 132b)의 끝단에서 제1 및 제2 면(1, 2)의 최대 표면 조도(Rmax)의 상관 관계를 고려하여 Tp/Rmax를 30 이상으로 제어하였다.
또한, Tp/Rmax를 30 이상으로 제어함으로써 응력을 분산시켜 휨 강도를 향상시킬 수 있으며, 5mm 이상의 휨 강도를 확보할 수 있다.
Tp/Rmax가 30 미만인 경우에는 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되기 전에 바디(110)에 휨 크랙이 발생할 수 있으며, 내습 신뢰성이 저하될 우려가 있다.
이때, Tp는 10μm 이상 300μm 이하일 수 있다.
Tp가 10μm 미만인 경우에는 휨 응력 분산 효과가 불충분할 수 있으며, 300μm 초과인 경우에는 고용량을 확보하기 어려울 수 있다.
또한, Rmax는 9μm 이하일 수 있다.
Rmax가 9μm 초과인 경우에는 휨 응력 분산 효과가 불충분할 수 있다. 보다 바람직하게는 Rmax는 8μm 이하일 수 있으며, 보다 더 바람직하게는 7μm 이하일 수 있다.
표면 조도란 표면을 가공할 때에 표면에 생기는 미세한 요철의 정도를 일컫는 것으로서, 표면 거칠기라고도 한다.
표면 조도는 가공에 사용되는 공구, 가공법의 적부, 표면에 긁힌 흠, 녹, 에칭 등에 의해서 생기는 것으로, 거칠기의 정도를 나타내는 데 있어서 표면을 그것과 직각인 평면으로 절단하고 그 단면을 보면 높낮이를 가지는데, 가장 낮은 곳에서부터 가장 높은 곳까지의 높이를 최대 표면 조도라고 정의할 수 있다.
도 6을 참조하면, 가장 낮은 곳에서부터 가장 높은 곳까지의 높이인 Rmax가 도전성 수지층(131b)의 끝단에서 제2 면(2)의 최대 표면 조도가 된다.
도 7을 참조하면, Rmax를 측정하는 방법은 L1 또는 L2를 따라서 1차원 조도를 측정하는 방법을 사용할 수 있다.
도전성 수지층(131b, 132b)의 끝단에서 제1 및 제2 면(1, 2)의 최대 표면 조도(Rmax)를 제어하는 방법은 특별히 한정하지 않는다. 예를 들어, 압착 부자재의 표면 조도나 칩 연마조건을 제어하여 도전성 수지층(131b, 132b)의 끝단에서 제1 및 제2 면(1, 2)의 최대 표면 조도(Rmax)를 제어할 수 있다.
표면 조도를 규정하는 방법으로는 최대 표면 조도 외에 중심선 평균 거칠기가 있다.
도 6을 참조하면, 중심선 평균 거칠기를 산출하는 방법은 도전성 수지층(131b)의 끝단에서 제2 면(2)이 가지는 표면 조도에 대하여 가상의 중심선(Rc)을 그을 수 있다.
다음으로, 상기 표면 조도의 가상의 중심선(Rc)을 기준으로 각각의 거리(예를 들어, r1, r2, r3　... rn)를 측정한 후, 하기 식 1과 같이 각 거리의 평균값을 구하여 산출된 값으로 중심선 평균 거칠기를 산출할 수 있다.
[식 1]
본 발명의 일 실시예에서, 도전성 수지층(131b, 132b)의 끝단에서 제1 및 제2 면(1, 2)의 중심선 평균 거칠기를 Ra로 정의할 때, Tp/Ra는 50 이상일 수 있다.
본 발명의 일 실시예에서는 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되기 전에 바디(110)에 휨 크랙이 발생하는 것을 방지하기 위하여, 커버부의 두께(Tp)와 도전성 수지층(131b, 132b)의 끝단에서 제1 및 제2 면(1, 2)의 중심선 평균 거칠기(Ra)의 상관 관계를 고려하여 Tp/Ra를 50 이상으로 제어하였다.
또한, Tp/Ra를 50 이상으로 제어함으로써 응력을 분산시켜 휨 강도를 향상시킬 수 있으며, 5mm 이상의 휨 강도를 확보할 수 있다.
Tp/Ra가 50 미만인 경우에는 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되기 전에 바디(110)에 휨 크랙이 발생할 수 있으며, 내습 신뢰성이 저하될 우려가 있다.
이때, Ra는 7μm 이하일 수 있다.
Ra가 7μm 초과인 경우에는 휨 응력 분산 효과가 불충분할 수 있다. 보다 바람직하게는 Rmax는 6μm 이하일 수 있으며, 보다 더 바람직하게는 4μm 이하일 수 있다.
한편, 본 발명의 일 실시예에서 제1 및 제2 전극층(131a, 132a)과 접하는 제1 및 제2 면의 중심선 평균 거칠기(RB1)는 상기 Ra보다 클 수 있다.
적층형 전자 부품(100)에 휨 응력이 작용할 시, 우선적으로 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되면서 응력을 해소하게 된다. 이에 따라, 바디(110)에 전달되는 응력을 최소화시켜 바디에 크랙(crack)이 발생하는 것을 방지할 수 있다.
그러나, 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되면서 전극층(131a, 132a)도 같이 필-오프(peel-off) 되거나, 노출된 전극층(131a, 132a)의 끝단에 산화가 발생할 수 있다. 이에 따라, 필-오프(peel-off)가 발생한 부분 또는 노출된 전극층(131a, 132a)의 끝단으로 수분이 침투하여 절연 저항이 저하되거나 단락이 발생할 수 있다.
본 발명의 일 실시예에 따라 제1 및 제2 전극층과 접하는 제1 및 제2 면의 중심선 평균 거칠기(RB1)를 상기 Ra보다 크게 제어함으로써, 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되더라도, 전극층(131a, 132a)도 같이 필-오프(peel-off) 되거나, 노출된 전극층(131a, 132a)의 끝단에 산화가 발생하는 것을 억제할 수 있으므로, 절연 저항이 저하되거나 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에 따르면, 바디(110)는 용량 형성부(A)의 양 측면에 각각 배치되는 제1 및 제2 마진부(114, 115)를 포함할 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미한다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
제1 및 제2 마진부(114, 115)의 각 폭을 Wm, 상기 제1 및 제2 도전성 수지층(131b, 132b)의 끝단에서 상기 제5 및 제6 면의 최대 표면 조도를 R2max로 정의할 때, Wm/R2max는 30 이상일 수 있다.
Wm/R2max를 30 이상으로 제어함으로써, 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되기 전에 바디(110)에 휨 크랙이 발생하는 것을 방지할 수 있다. 또한, 휨 응력을 분산시켜 휨 강도를 향상시킬 수 있으며, 5mm 이상의 휨 강도를 용이하게 확보할 수 있다.
또한, 제1 및 제2 마진부(114, 115)의 각 폭을 Wm, 상기 제1 및 제2 도전성 수지층(131b, 132b)의 끝단에서 상기 제5 및 제6 면의 중심선 평균 거칠기를 R2a로 정의할 때, Wm/R2a는 50 이상일 수 있다.
Wm/R2a를 50 이상으로 제어함으로써, 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되기 전에 바디(110)에 휨 크랙이 발생하는 것을 방지할 수 있다. 또한, 휨 응력을 분산시켜 휨 강도를 향상시킬 수 있으며, 5mm 이상의 휨 강도를 용이하게 확보할 수 있다.
또한, 제1 및 제2 전극층(131a, 132a)과 접하는 상기 제5 및 제6 면의 중심선 평균 거칠기는 상기 R2a보다 클 수 있다.
제1 및 제2 전극층(131a, 132a)과 접하는 제5 및 제6 면의 중심선 평균 거칠기를 상기 R2a보다 크게 제어함으로써, 도전성 수지층(131b, 132b)이 필-오프(peel-off) 되더라도, 전극층(131a, 132a)도 같이 필-오프(peel-off) 되거나, 노출된 전극층(131a, 132a)의 끝단에 산화가 발생하는 것을 억제할 수 있으므로, 절연 저항이 저하되거나 단락이 발생하는 것을 방지할 수 있다.
전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.
전극층(131a, 132a)에 포함되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않는다. 예를 들어, 전극층(131a, 132a)에 사용되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
도전성 수지층(131b, 132b)은 도전성 금속 및 베이스 수지를 포함한다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결되도록 하는 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 구형 분말 및 플레이크형 분말 중 1 이상을 포함할 수 있다. 즉, 도전성 금속은 플레이크형 분말으로만 이루어지거나, 구형 분말로만 이루어질 수 있고, 플레이크형 분말과 구형 분말이 혼합된 형태일 수도 있다.
여기서, 구형 분말은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다.
플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
상기 구형 분말 및　플레이크형 분말의 장축과 단축의 길이는 적층형 전자 부품의 폭(Y) 방향의 중앙부에서 절단한 X 및 Z 방향 단면(L-T 단면)을 주사전자현미경(Scanning Electron Microscope, SEM)으로 스캔하여 얻은 이미지로부터 측정할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 확보 및 충격 흡수 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
한편, 외부 전극(131, 132)은 실장 특성을 향상시키기 위하여 상기 도전성 수지층(131b, 132b) 상에 배치된 도금층을 추가로 포함할 수 있다.
예를 들어, 도금층은 Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있으며, 복수의 층으로 형성될 수 있다.
(실시예)
커버부 두께(Tp)와 도전성 수지층(131b, 132b)의 끝단에서의 제2 면의 최대 표면 조도(Rmax) 및 중심선 평균 거칠기(Ra)를 변화시켜가며 샘플 칩을 제작하였다. 도 7을 참조하면, 최대 표면 조도(Rmax) 및 중심선 평균 거칠기(Ra)는 L1을 따라서 1차원 조도를 측정하는 방법을 사용하였다.
하기 표 1은 시험 번호당 각각 60개의 샘플 칩을 제작하여 크랙 평가를 수행한 것이다.
크랙 평가 방법은 샘플 칩을 기판에 실장한 후, 벤딩시 누름을 받는 중심부에서의 거리를 5mm로 설정하여 샘플 칩에 크랙이 발생하는지 여부를 관찰하였으며, 전체 샘플 칩의 개수 대비 크랙이 발생한 샘플 칩의 개수를 기재하였다.
시험번호 Tp(μm) Ra(μm) Rmax(μm) Tp/Rmax Tp/Ra 크랙 평가
1* 210 - 9.55 21.99 - 6/120
2* 85 - 3.40 24.98 - 5/120
3 155 2.44 3.59 43.18 63.52 0/60
4* 155 5.48 18.50 8.38 28.28 13/60
5* 155 4.06 10.81 14.34 38.18 5/60
6 220 3.68 6.27 35.09 59.78 0/60
7* 220 7.49 16.18 13.60 29.37 7/60
8* 220 7.25 18.24 12.06 30.34 7/60
상기 표 1을 참조하면, Tp/Rmax가 30 미만인 시험번호 1, 2, 4, 5, 7 및 8의경우, 여러 개의 샘플 칩에서 휨 크랙이 발생하여 휨 크랙 저항성이 열위한 것을 확인할 수 있다.
반면에, Tp/Rmax가 30 이상인 시험번호 3 및 6은 60개의 샘플 칩 중 휨 크랙이 발생한 샘플 칩이 하나도 없어 휨 크랙 저항성이 우수한 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
121, 122: 내부 전극
111: 유전체층
112, 113: 커버부
114, 115: 마진부
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도전성 수지층

Claims (12)

  1. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부전극을 포함하여 용량이 형성되는 용량 형성부와, 상기 용량 형성부의 상하부에 각각 배치되는 상부 및 하부 커버부를 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되며 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되어 배치되는 제1 전극층, 및 상기 제1 전극층을 덮도록 배치되는 제1 도전성 수지층을 포함하는 제1 외부 전극; 및
    상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되며 상기 제1, 제2, 제5 및 제6 면의 일부까지 연장되어 배치되는 제2 전극층, 및 상기 제2 전극층을 덮도록 배치되는 제2 도전성 수지층을 포함하는 제1 외부 전극; 을 포함하고,
    상기 제1 및 제2 도전성 수지층의 끝단에서 상기 제1 및 제2 면의 최대 표면 조도를 Rmax, 상기 상부 및 하부 커버부의 각 두께를 Tp로 정의할 때, Tp/Rmax는 30 이상인
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 Tp는 10μm 이상 300μm 이하인
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 Rmax는 9μm 이하인
    적층형 전자 부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층의 끝단에서 상기 제1 및 제2 면의 중심선 평균 거칠기를 Ra로 정의할 때, Tp/Ra는 50 이상인
    적층형 전자 부품.
  5. 제4항에 있어서,
    상기 Ra는 7μm 이하인
    적층형 전자 부품.
  6. 제4항에 있어서,
    상기 제1 및 제2 전극층과 접하는 상기 제1 및 제2 면의 중심선 평균 거칠기는 상기 Ra보다 큰
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 바디는 상기 용량 형성부의 양 측면에 각각 배치되는 제1 및 제2 마진부를 포함하는
    적층형 전자 부품.
  8. 제7항에 있어서,
    상기 제1 및 제2 마진부의 각 폭을 Wm, 상기 제1 및 제2 도전성 수지층의 끝단에서 상기 제5 및 제6 면의 최대 표면 조도를 R2max로 정의할 때, Wm/R2max는 30 이상인
    적층형 전자 부품.
  9. 제7항에 있어서,
    상기 제1 및 제2 마진부의 각 폭을 Wm, 상기 제1 및 제2 도전성 수지층의 끝단에서 상기 제5 및 제6 면의 중심선 평균 거칠기를 R2a로 정의할 때, Wm/R2a는 50 이상인
    적층형 전자 부품.
  10. 제9항에 있어서,
    상기 제1 및 제2 전극층과 접하는 상기 제5 및 제6 면의 중심선 평균 거칠기는 상기 R2a보다 큰
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 제1 및 제2 전극층은 도전성 금속 및 글라스를 포함하는
    적층형 전자 부품.
  12. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층은 도전성 금속 및 베이스 수지를 포함하는
    적층형 전자 부품.
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