KR20220081632A - 적층형 전자 부품 - Google Patents

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KR20220081632A
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dummy
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박승현
윤형덕
정도영
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층과 내부 전극이 제1 방향으로 번갈아 배치된 액티브부, 상기 액티브부의 제1 방향 상부에 배치되는 상부 커버부 및 상기 액티브부의 제1 방향 하부에 배치되는 하부 커버부를 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 제3 및 제4 면에 배치되는 접속부 및 상기 접속부로부터 상기 제1 및 제2 면의 일부까지 연장된 밴드부를 포함하며, 상기 바디 상에 배치되는 전극층 및 상기 전극층 상에 배치된 도전성 수지층을 포함하는 외부 전극; 을 포함하고, 상기 상부 커버부 및 하부 커버부는 더미 전극을 포함하며, 상기 바디를 상기 바디의 제3 방향 중앙에서 상기 제1 및 제2 방향으로 절단한 단면에서, 상기 도전성 수지층의 밴드부가 상기 제1 면과 접하는 선을 d, 상기 d를 밑변으로 하며 상기 전극층의 밴드부 끝단에서 상기 제1 면과 수직한 방향으로 상기 d의 길이만큼 연장한 연장선을 높이로 하는 직각이등변삼각형의 면적을 K1, 상기 K1에서 상기 더미 전극 및 내부 전극이 차지하는 면적 비율을 K2라 할 때, K2가 20% 이상이다.

Description

적층형 전자 부품{MUTILAYER ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layer Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
특히, ECU (Electronic control unit) 내에 배치되는 적층 세라믹 커패시터들은 외부 충격에 노출되어 있으며, 고온다습한 환경에서의 열충격에 의해 응력이 발생하여 칩의 불량이 유발될 수 있다.
고신뢰성 및 고강도 특성을 확보하기 위하여, 종래의 전극층으로 구성되는 외부전극을 전극층 및 도전성 수지층의 이층 구조로 변경하는 방안이 제안되었다.
전극층 및 도전성 수지층의 이층 구조는 전극층 상에 도전성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하여 내부 응력을 해소함으로써 휨 강도 특성을 향상시킬 수 있으며, 도금액 침투를 막아 신뢰성을 향상시킬 수 있다.
또한, 액티브부의 상하부에 더미 전극을 포함한 커버부를 배치하여 휨 강도 특성을 보다 향상시키고 있다.
그러나, 더미 전극을 추가함에 따른 제조 공정 시간, 비용 증가 등의 문제점이 있기 때문에 최적화된 구조의 개발이 요구되고 있다.
본 발명의 여러 목적 중 하나는 휨강도 특성이 향상된 적층형 전자부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 더미 전극 비침 등의 불량이 억제된 구조를 가지는 적층형 전자부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층과 내부 전극이 제1 방향으로 번갈아 배치된 액티브부, 상기 액티브부의 제1 방향 상부에 배치되는 상부 커버부 및 상기 액티브부의 제1 방향 하부에 배치되는 하부 커버부를 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 제3 및 제4 면에 배치되는 접속부 및 상기 접속부로부터 상기 제1 및 제2 면의 일부까지 연장된 밴드부를 포함하며, 상기 바디 상에 배치되는 전극층 및 상기 전극층 상에 배치된 도전성 수지층을 포함하는 외부 전극; 을 포함하고, 상기 상부 커버부 및 하부 커버부는 더미 전극을 포함하며, 상기 바디를 상기 바디의 제3 방향 중앙에서 상기 제1 및 제2 방향으로 절단한 단면에서, 상기 도전성 수지층의 밴드부가 상기 제1 면과 접하는 선을 d, 상기 d를 밑변으로 하며 상기 전극층의 밴드부 끝단에서 상기 제1 면과 수직한 방향으로 상기 d의 길이만큼 연장한 연장선을 높이로 하는 직각이등변삼각형의 면적을 K1, 상기 K1에서 상기 더미 전극 및 내부 전극이 차지하는 면적 비율을 K2라 할 때, K2가 20% 이상이다.
본 발명의 여러 효과 중 하나는 더미 전극 및 내부 전극의 배치를 최적화함으로써 휨강도 특성을 향상시키기 위함이다.
본 발명의 여러 효과 중 하나는 더미 전극 비침 등의 불량을 억제시킨 것이다.
본 발명의 여러 효과 중 하나는 공정 제조 시간을 단축시키고, 제조 비용을 감소시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 도 2의 P 영역을 확대한 도면이다.
도 5는 본 발명의 일 실시형태의 일 변형예를 개략적으로 나타내는 도면으로, 도 2에 대응되는 도면이다.
도 6은 본 발명의 일 실시형태의 다른 일 변형예를 개략적으로 나타내는 도면으로, 도 2에 대응되는 도면이다.
도 7은 벤딩 테스트(Bending test) 방법을 설명하기 위한 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 바디의 두께 방향 또는 적층 방향, 제2 방향은 바디의 길이 방향, 제3 방향은 바디의 폭 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 도 2의 P 영역을 확대한 도면이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 유전체층(111)과 내부 전극(121, 122)이 제1 방향으로 번갈아 배치된 액티브부(Ac), 상기 액티브부의 제1 방향 상부에 배치되는 상부 커버부(C1) 및 상기 액티브부의 제1 방향 하부에 배치되는 하부 커버부(C2)를 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 및 상기 제3 및 제4 면에 배치되는 접속부(A1, A2) 및 상기 접속부로부터 상기 제1 및 제2 면의 일부까지 연장된 밴드부(B1, B2)를 포함하며, 상기 바디 상에 배치되는 전극층(131a, 132a) 및 상기 전극층 상에 배치된 도전성 수지층(131b, 132b)을 포함하는 외부 전극(131, 132); 을 포함하고, 상기 상부 커버부 및 하부 커버부는 더미 전극(140)을 포함하며, 상기 바디를 상기 바디의 제3 방향 중앙에서 상기 제1 및 제2 방향으로 절단한 단면에서, 상기 도전성 수지층의 밴드부가 상기 제1 면과 접하는 선을 d, 상기 d를 밑변으로 하며 상기 전극층의 밴드부 끝단에서 상기 제1 면과 수직한 방향으로 상기 d의 길이만큼 연장한 연장선을 높이로 하는 직각이등변삼각형(T1)의 면적을 K1, 상기 K1에서 상기 더미 전극 및 내부 전극이 차지하는 면적 비율을 K2라 할 때, K2가 20% 이상이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)는, 상기 바디(110)의 내부에 배치되며, 유전체층(111)과 내부 전극(121, 122)이 제1 방향으로 번갈아 배치되어 용량이 형성되는 액티브부(Ac), 상기 액티브부의 제1 방향 상부에 배치되는 상부 커버부(C1) 및 상기 액티브부의 제1 방향 하부에 배치되는 하부 커버부(C2)를 포함할 수 있다.
액티브부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다.
상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상부 커버부(C1) 및 하부 커버부(C2)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
또한, 상부 커버부(C1) 및 하부 커버부(C2)는 더미 전극(140)을 포함할 수 있다. 상부 커버부(C1) 및 하부 커버부(C2)는 유전체의 취성 때문에 휨 크랙에 취약할 수 있으나, 세라믹 보다 높은 연성을 가지는 더미 전극(140)을 배치함으로써 휨 강도를 향상시킬 수 있다.
상부 커버부(C1) 및 하부 커버부(C2)는 유전체층을 액티브부(Ac)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 유전체층 사이에 더미 전극(140)을 배치하여 형성할 수 있다.
상부 커버부(C1) 및 하부 커버부(C2)에 포함된 유전체층은 액티브부(Ac)의 유전체층(111)과 동일한 재료를 포함할 수 있다.
더미 전극(140)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 더미 전극(140)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 또한, 더미 전극(140)은 내부 전극(121, 122)와 동일한 재료를 포함할 수 있다.
도 3을 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(Z 방향)으로 번갈아 적층하고, 상부 및 하부에는 더미 전극(140)이 인쇄된 유전체층을 적층한 후, 소성하여 형성할 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되며, 전극층(131a, 132a) 및 도전성 수지층(131b, 132b)을 포함한다.
외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
제1 외부 전극(131)은 제1 전극층(131a) 및 제1 도전성 수지층(131b)을 포함하고, 제2 외부 전극(132)은 제2 전극층(132a) 및 제2 도전성 수지층(132b)을 포함할 수 있다.
제1 및 제2 전극층(131, 132)은 금속 등과 같이 전기 도전성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다.
예를 들어, 제1 및 제2 전극층(131, 132)은 도전성 금속 및 글라스를 포함할 수 있다.
전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
또한, 제1 및 제2 전극층(131a, 132a)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
또한, 제1 및 제2 전극층(131a, 132a)은 바디(110) 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성될 수도 있다.
도전성 수지층(131b, 132b)은 도전성 금속 및 베이스 수지를 포함할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결되도록 하는 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 구형 분말 및 플레이크형 분말 중 1 이상을 포함할 수 있다. 즉, 도전성 금속은 플레이크형 분말으로만 이루어지거나, 구형 분말로만 이루어질 수 있고, 플레이크형 분말과 구형 분말이 혼합된 형태일 수도 있다.
여기서, 구형 분말은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다.
플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
상기 구형 분말 및　플레이크형 분말의 장축과 단축의 길이는 적층형 전자 부품의 제3 방향의 중앙부에서 절단한 제1 방향 및 제2 방향 단면(L-T 단면)을 주사전자현미경(Scanning Electron Microscope, SEM)으로 스캔하여 얻은 이미지로부터 측정할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 확보 및 충격 흡수 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지 및 아크릴 수지 중 하나 이상을 포함할 수 있다.
또한, 도전성 수지층(131b, 132b)은 도전성 금속, 금속간화합물 및 베이스 수지를 포함할 수 있다.
한편, 외부 전극(131, 132)은 실장 특성을 향상시키기 위하여 도전성 수지층(131b, 132b) 상에 배치된 도금층을 추가로 포함할 수 있다.
예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, 도전성 수지층(131b, 132b) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다. 또한, 도금층은 Ni 도금층 및 Pd 도금층이 순차적으로 형성된 형태일 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면 상에 배치되는 접속부(A1, A2)와 상기 접속부로부터 상기 제1 및 제2 면으로 연장되어 배치되는 밴드부(B1, B2)를 포함할 수 있다.
도 2를 참조하여 제1 외부 전극(131)을 배치된 위치에 따라 영역을 구분하면, 제1 외부 전극(131)은 바디의 제3 면(3)에 배치되는 제1 접속부(A1)와, 제1 접속부(A1)에서 제1 및 제2 면(1, 2)의 일부까지 연장되는 제1 밴드부(B1)를 포함할 수 있다.
제2 외부 전극(132)을 배치된 위치에 따라 영역을 구분하면, 제2 외부 전극(132)은 바디의 제4 면(4)에 배치되는 제2 접속부(A2)와, 제2 접속부(A2)에서 제1 및 제2 면(1, 2)의 일부까지 연장되는 제2 밴드부(B2)를 포함할 수 있다.
도 2 및 도 4를 참조하면, 바디(110)를 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면에서, 도전성 수지층(131b)의 밴드부(B1)가 바디(110)의 제1 면과 접하는 선을 d, 상기 d를 밑변으로 하며 전극층(131a)의 밴드부(B1) 끝단에서 상기 제1 면과 수직한 방향으로 상기 d의 길이만큼 연장한 연장선을 높이(h)로 하는 직각이등변삼각형(T1)의 면적을 K1, 상기 K1에서 상기 더미 전극(140) 및 내부 전극(121, 122)이 차지하는 면적 비율을 K2라 할 때, K2가 20% 이상일 수 있다.
휨 크랙은 일반적으로 밴드부 끝단에서 발생하여 45도(degree) 방향으로 크랙 전파가 발생하게 된다. 이러한 휨 크랙을 방지하기 위하여 종래의 전극층으로 구성되는 외부전극을 전극층 및 도전성 수지층의 이층 구조로 변경하는 방안이 제안되었다.
전극층 및 도전성 수지층의 이층 구조는 전극층 상에 도전성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하여 내부 응력을 해소함으로써 휨 강도 특성을 향상시킬 수 있다. 또한, 액티브부의 상하부에 더미 전극을 포함한 커버부를 배치하여 휨 강도 특성을 보다 향상시킬 수 있다.
그러나, 더미 전극을 추가함에 따른 제조 공정 시간, 비용 증가 등의 문제점이 있기 때문에 최적화된 구조의 개발이 요구되며, 본 발명의 일 실시형태에 따라 K2를 20% 이상으로 함으로써, 더미 전극을 최소화하면서도 휨 강도 특성을 우수하게 할 수 있다. 또한, 더미 전극을 최소화함에 따라 공정 제조 시간을 단축시키고, 제조 비용을 감소시킬 수 있다.
K2가 20% 미만인 경우에는 휨 크랙의 전파되는 것을 억제하는 효과가 불충분할 수 있다.
K2는 제1 외부 전극(131) 쪽의 직각이등변삼각형(T1) 및 제2 외부 전극(132) 쪽의 직각이등변삼각형(T2)에서 구한 값의 평균 값일 수 있다. 휨 크랙은 제1 및 제2 외부 전극의 밴드부(B1, B2) 끝단에서 모두 발생할 수 있기 때문에 T1 및 T2에서 구한 K2 값을 평균하여 구할 수 있다.
이때, 바디(110)의 제1 면으로부터 가장 가까운 더미 전극(140)까지의 거리(L1)가 30μm 이상일 수 있다.
L1이 30μm 미만인 경우에는 더미 전극(140)이 바디(110) 외부로 비쳐서 외관 불량이 발생할 수 있다.
또한, L1이 30μm 이상임에 따라 K2를 20% 이상으로 제어하기 위해서는 도전성 수지층(131b)의 밴드부(B1)가 바디(110)의 제1 면과 접하는 선(d)의 길이가 43.5μm 이상일 수 있다.
한편, 액티브부(Ac)의 내부 전극(121, 122) 적층 수가 적고 보호부에 더미 전극을 포함하지 않는 경우에는 휨 강도 특성이 보다 열위해 질 수 있으며, 특히 내부 전극(121, 122)의 적층 수가 100층 이하인 경우에는 휨 강도 특성이 열위해 질 수 있다. 그러나, 본 발명의 일 실시형태에 따라 보호부에 더미 전극을 포함시키고 K2를 20% 이상으로 제어하면 내부 전극(121, 122)의 적층 수가 100층 이하인 경우에도 충분한 휨 강도 특성을 확보할 수 있다.
또한, 직각이등변삼각형(T1)에 내부 전극(121, 122)이 포함되지 않을 수 있다. 직각이등변삼각형(T1)에 내부 전극(121, 122)이 포함되지 않더라도 더미 전극(140)이 차지하는 면적만으로 K2를 20% 이상으로 제어하여 휨 강도 특성을 확보할 수 있기 때문이다.
또한, 상부 커버부(C1) 및 하부 커버부(C2)는 각각 더미 전극(140)을 복수 개 포함할 수 있다.
다만, K2가 20% 이상을 만족하면 휨 강도를 확보할 수 있으므로 더미 전극(140)의 개수를 특별히 한정할 필요는 없다.
한편, 내부 전극(121, 122)은 상기 제3 면으로 일단이 노출되는 제1 내부 전극(121) 및 상기 제4 면으로 일단이 노출되는 제2 내부 전극(122)을 포함하며, 외부 전극(131, 132)은 상기 제3 면에 배치되어 상기 제1 내부 전극(121)과 연결되는 제1 외부 전극(131) 및 상기 제4 면에 배치되어 상기 제2 내부 전극(122)과 연결되는 제2 외부 전극(132)을 포함할 수 있다.
이때, 더미 전극(140)의 배치는 특별히 한정할 필요는 없으며, 도 2에 도시된 바와 같이 제1 및 제2 외부 전극(131, 132)과 이격되어 배치될 수 있다. 다만, 이에 한정되는 것은 아니며 K2를 20% 이상으로 확보할 수 있다면 더미 전극(140)의 배치를 특별히 한정할 필요는 없다.
예를 들어, 도 5에 도시된 바와 같이, 더미 전극(140`)은 상기 제1 외부 전극(131)과 연결되는 제1 더미 전극(141), 상기 제1 더미 전극과 동일 평면 상에 배치되며 상기 제1 더미 전극과 이격되어 배치되는 제2 더미 전극(142)을 포함할 수 있다.
또한, 더미 전극(140``)은 상기 제1 외부 전극(131)과 연결되는 제1 더미 전극(141), 상기 제1 더미 전극과 동일 평면 상에 배치되며 상기 제1 더미 전극과 이격되어 배치되는 제2 더미 전극(142), 제1 더미 전극(141)과 제2 더미 전극(142) 사이에 배치되는 제3 더미 전극(143)을 포함할 수 있다.
한편, 액티브부(Ac)에 포함된 유전체층의 두께와 상부 및 하부 커버부(C1, C2)에 포함된 유전체층의 두께가 동일할 필요는 없으며, 휨 강도 특성을 강화하고 K2를 20% 이상으로 보다 용이하게 확보하기 위하여 상부 및 하부 커버부(C1, C2)에 포함된 유전체층의 두께가 액티브부(Ac)에 포함된 유전체층의 두께보다 얇을 수 있다.
(실시예 1)
하기 표 1에 기재된 칩을 준비한 후, 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면에서, 도전성 수지층의 밴드부가 바디(110)의 제1 면과 접하는 선을 d, 상기 d를 밑변으로 하며 전극층의 밴드부) 끝단에서 상기 제1 면과 수직한 방향으로 상기 d의 길이만큼 연장한 연장선을 높이(h)로 하는 직각이등변삼각형의 면적을 K1, 상기 K1에서 상기 더미 전극(140) 및 내부 전극(121, 122)이 차지하는 면적 비율을 K2로 하였으며, 제1 외부 전극(131) 쪽의 직각이등변삼각형(T1) 및 제2 외부 전극(132) 쪽의 직각이등변삼각형(T2)에서 구한 K2 값 및 그들의 평균 값을 하기 표 1에 기재하였다.
휨 강도는 벤딩 테스트를 통해 평가하였다.
도 7은 벤딩 테스트(Bending test) 방법을 설명하기 위한 도면이다. 도 7을 참조하면, 기판(PCB) 상에 샘플 칩(MLCC)을 실장하고, 샘플 칩 (MLCC) 실장 면의 반대면을 최대 5mm까지 눌러가며, 휨 크랙이 발생한 경우 X로 표시하고, 휨 크랙이 발생하지 않은 경우 O로 표시하였다.
하기 표 1에서 W, L, T는 각각 바디의 폭, 길이, 두께를 의미한다.
시험번호 1 2 3 4
W(μm) 2483.37 2507.62 2537.65 2521.95
L(μm) 3060.41 3065.60 3054.36 3045.69
T(μm) 2474.80 2450.19 2514.21 2471.05
하부 커버부 두께(μm) 135.72 141.14 150.41 145.92
액티브부 유전체층 두께(μm) 3.88 3.70 6.74 7.20
하부 커버부 유전체층 두께(μm) 3.79 3.70 6.74 7.20
내부전극 적층수 99 115 25 41
내부전극 및 더미전극두께(μm) 1.82 1.92 1.90 1.90
하부 커버부 더미 전극 적층수 1 1 58 42
T1에서 K2 20.08% 25.71% 24.31% 20.85%
T2에서 K2 19.02% 24.82% 24.10% 20.85%
K2 평균값 19.55% 25.27% 24.21% 20.85%
휨 강도 X O O O
시험번호 1의 경우, K2가 20% 미만으로 휨 크랙이 발생하였다. 반면에, K2가 20% 이상인 시험번호 2 내지 4는 휨 크랙이 발생하지 않아 휨 강도 특성이 우수한 것을 확인할 수 있다.
(실시예 2)
제1 면으로부터 가장 가까운 더미 전극까지의 거리(L1)을 변경해 가며 휨 강도 및 더미 전극 비침 여부를 평가하여 하기 표 1에 기재하였다.
더미 전극 비침은 각 시험번호 당 4000개의 샘플을 준비한 후, 각 샘플 칩의 제1 면을 확대경을 이용하여 관찰하여 내부 전극이 비쳐 보이는 경우 불량으로 판단하여 불량률이 0%인 경우 ○로 표시하였으며, 불량률이 3% 미만인 경우 △로 표시하고, 불량률이 3% 초과인 경우 X로 표시하였다.
휨 강도는 각 시험번호 당 60개의 샘플을 준비한 후, 실시예 1과 동일한 방법으로 평가하여 불량인 샘플의 개수를 기재하였다.
시험번호 L1 K2 휨 강도 더미 전극 비침
5 5 31.21% 0/60 O
6 10 29.95% 0/60 O
7 15 28.72% 0/60 O
8 20 27.51% 0/60 △
9 25 26.33% 0/60 △
10 30 25.17% 0/60 X
11 40 22.93% 0/60 X
12 50 20.80% 0/60 X
13 60 18.77% 1/60 X
14 70 16.85% 2/60 X
15 80 15.03% 5/60 X
16 100 11.70% 9/60 X
17 150 5.20% 37/60 X
L1이 30μm 이상인 시험번호 10~17은 더미 전극 비침이 발생하지 않아 외관 불량이 발생하지 않은 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
Ac: 액티브부
C1, C2: 상부 및 하부 커버부
121, 122: 내부 전극
131, 132: 외부 전극
140: 더미 전극
131a, 132a: 전극층
131b, 132b: 도전성 수지층
131c, 132c: 도금층

Claims (11)

  1. 유전체층과 내부 전극이 제1 방향으로 번갈아 배치된 액티브부, 상기 액티브부의 제1 방향 상부에 배치되는 상부 커버부 및 상기 액티브부의 제1 방향 하부에 배치되는 하부 커버부를 포함하며,
    상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및
    상기 제3 및 제4 면에 배치되는 접속부 및 상기 접속부로부터 상기 제1 및 제2 면의 일부까지 연장된 밴드부를 포함하며, 상기 바디 상에 배치되는 전극층 및 상기 전극층 상에 배치된 도전성 수지층을 포함하는 외부 전극; 을 포함하고,
    상기 상부 커버부 및 하부 커버부는 더미 전극을 포함하며,
    상기 바디를 상기 바디의 제3 방향 중앙에서 상기 제1 및 제2 방향으로 절단한 단면에서,
    상기 도전성 수지층의 밴드부가 상기 제1 면과 접하는 선을 d, 상기 d를 밑변으로 하며 상기 전극층의 밴드부 끝단에서 상기 제1 면과 수직한 방향으로 상기 d의 길이만큼 연장한 연장선을 높이로 하는 직각이등변삼각형의 면적을 K1, 상기 K1에서 상기 더미 전극 및 내부 전극이 차지하는 면적 비율을 K2라 할 때,
    K2가 20% 이상인
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 면으로부터 가장 가까운 더미 전극까지의 거리가 30μm 이상인
    적층형 전자 부품.
  3. 제2항에 있어서,
    상기 d의 길이는 43.5μm 이상인
    적층형 전자 부품.
  4. 제1항에 있어서,
    상기 내부 전극의 적층 수는 100층 이하인
    적층형 전자 부품.
  5. 제1항에 있어서,
    상기 직각이등변삼각형에 상기 내부 전극이 포함되지 않는
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 상부 커버부 및 하부 커버부는 각각 더미 전극을 복수 개 포함하는
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 내부 전극은 상기 제3 면으로 일단이 노출되는 제1 내부 전극 및 상기 제4 면으로 일단이 노출되는 제2 내부 전극을 포함하며,
    상기 외부 전극은 상기 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극 및 상기 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극을 포함하는
    적층형 전자 부품.
  8. 제7항에 있어서,
    상기 더미 전극은 상기 제1 및 제2 외부 전극과 이격되어 배치되는
    적층형 전자 부품.
  9. 제7항에 있어서,
    상기 더미 전극은 상기 제1 외부 전극과 연결되는 제1 더미 전극, 상기 제1 더미 전극과 동일 평면 상에 배치되며 상기 제1 더미 전극과 이격되어 배치되는 제2 더미 전극을 포함하는
    적층형 전자 부품.
  10. 제9항에 있어서,
    상기 더미 전극은 상기 제1 더미 전극과 제2 더미 전극 사이에 배치되는 제3 더미 전극을 포함하는
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 상부 및 하부 커버부에 포함된 유전체층의 두께가 상기 액티브부에 포함된 유전체층의 두께보다 얇은
    적층형 전자 부품.
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