KR102283077B1 - 적층형 전자 부품 - Google Patents

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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은 바디의 외표면 중 전극층이 배치되지 않은 영역에 배치되는 바디 커버부, 상기 바디 커버부로부터 외부전극의 전극층과 도전성 수지층 사이로 연장되는 연장부를 포함하는 비도전성 수지층을 포함함으로써 아크 방전을 억제할 수 있으며, 휨강도를 향상시킬 수 있다.

Description

적층형 전자 부품{MUTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
고신뢰성 및 고강도 특성을 확보하기 위하여, 종래의 전극층으로 구성되는 외부전극을 전극층 및 도전성 수지층의 이층 구조로 변경하는 방안이 제안되었다.
전극층 및 도전성 수지층의 이층 구조는 전극층 상에 도전성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침투를 막아 신뢰성을 향상시킬 수 있다.
그러나, 업계에서 요구하는 고신뢰성 및 고강도 특성에 대한 기준이 점점 높아지고 있기 때문에, 고신뢰성 및 고강도 특성을 보다 향상시키기 위한 방안이 요구되고 있다.
또한, 적층 세라믹 커패시터가 고전압 하에서 사용되는 경우가 증가하고 있기 때문에, 외부 전극의 밴드부 끝단 사이에서 아크 방전이 발생하는 것을 억제하기 위한 방안이 요구되고 있다.
본 발명의 여러 목적 중 하나는 아크 방전을 억제할 수 있는 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 휨강도 특성이 향상된 적층형 전자부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 내습 신뢰성이 우수한 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 전극층과 도전성 수지층의 전기적 연결성을 향상시켜 ESR(등가직렬저항, Equivalent series resistance)이 낮은 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제1 내부전극과 연결되는 제1 전극층, 상기 제1 전극층 상에 배치되는 제1 도전성 수지층을 포함하며, 상기 바디의 제3 면에 배치되는 제1 접속부와, 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극; 상기 제2 내부전극과 연결되는 제2 전극층, 상기 제2 전극층 상에 배치되는 제2 도전성 수지층을 포함하며, 상기 바디의 제4 면에 배치되는 제2 접속부와, 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 및 상기 바디의 외표면 중 상기 제1 및 제2 전극층이 배치되지 않은 영역에 배치되는 바디 커버부, 상기 바디 커버부로부터 상기 제1 밴드부의 제1 전극층과 제1 도전성 수지층 사이로 연장되어 배치되는 제1 연장부, 및 상기 바디 커버부로부터 상기 제2 밴드부의 제2 전극층과 제2 도전성 수지층 사이로 연장되어 배치되는 제2 연장부를 포함하는 비도전성 수지층;을 포함한다.
본 발명의 여러 효과 중 하나는 바디의 외표면 중 전극층이 배치되지 않은 영역에 배치되는 바디 커버부, 상기 바디 커버부로부터 외부전극의 전극층과 도전성 수지층 사이로 연장되는 연장부를 포함하는 비도전성 수지층을 포함함으로써 아크 방전을 억제한 것이다.
또한, 본 발명의 여러 효과 중 하나는 상기 비도전성 수지층을 포함함으로써 휨 강도 특성을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 도 2의 P 영역을 확대한 도면이다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 6은 도 5의 II-II`에 따른 단면도이다.
도 7은 비도전성 수지층이 배치되지 않은 샘플 칩(비교예)에 대한 아크 방전 테스트 결과이다.
도 8은 본 발명의 일 실시형태에 따라 비도전성 수지층을 배치한 샘플 칩(발명예)에 대한 아크 방전 테스트 결과이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 도 2의 P 영역을 확대한 도면이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 유전체층(111) 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 상기 적층 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제1 내부전극과 연결되는 제1 전극층(131a), 상기 제1 전극층 상에 배치되는 제1 도전성 수지층(131b)을 포함하며, 상기 바디의 제3 면에 배치되는 제1 접속부(A1)와, 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제1 밴드부(B1)를 포함하는 제1 외부 전극(131); 상기 제2 내부전극과 연결되는 제2 전극층(132a), 상기 제2 전극층 상에 배치되는 제2 도전성 수지층(132b)을 포함하며, 상기 바디의 제4 면에 배치되는 제2 접속부(A2)와, 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제2 밴드부(B2)를 포함하는 제2 외부 전극; 및 상기 바디의 외표면 중 상기 제1 및 제2 전극층이 배치되지 않은 영역에 배치되는 바디 커버부(143), 상기 바디 커버부로부터 상기 제1 밴드부의 제1 전극층과 제1 도전성 수지층 사이로 연장되어 배치되는 제1 연장부(141), 및 상기 바디 커버부로부터 상기 제2 밴드부의 제2 전극층과 제2 도전성 수지층 사이로 연장되어 배치되는 제2 연장부(142)를 포함하는 비도전성 수지층(140);을 포함한다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)는, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 보호층(112, 113)을 포함할 수 있다.
상기 용량 형성부는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.
내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 3을 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부 전극(131, 132)은 바디(110)에 배치되며, 전극층(131a, 132a) 및 도전성 수지층(131b, 132b)을 포함한다.
외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
제1 외부 전극(131)은 제1 전극층(131a) 및 제1 도전성 수지층(131b)을 포함하고, 제2 외부 전극(132)은 제2 전극층(132a) 및 제2 도전성 수지층(132b)을 포함할 수 있다.
도 2를 참조하여 제1 외부 전극(131)을 배치된 위치에 따라 영역을 구분하면, 제1 외부 전극(131)은 바디의 제3 면(3)에 배치되는 제1 접속부(A1)와, 제1 접속부(A1)에서 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 제1 밴드부(B1)를 포함한다.
또한, 제1 접속부(A1)와 제1 밴드부(B1) 사이의 영역은 제1 코너부(C1)로 정의할 수 있다.
제2 외부 전극(132)을 배치된 위치에 따라 영역을 구분하면, 제2 외부 전극(132)은 바디의 제4 면(4)에 배치되는 제2 접속부(A2)와, 제2 접속부(A2)에서 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 제2 밴드부(B2)를 포함한다.
또한, 제2 접속부(A2)와 제2 밴드부(B2) 사이의 영역은 제2 코너부(C2)로 정의할 수 있다.
한편, 제1 및 제2 전극층(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다.
예를 들어, 제1 및 제2 전극층(131, 132)은 도전성 금속 및 글라스를 포함할 수 있다.
전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
제1 및 제2 전극층(131a, 132a)이 도전성 금속 및 글라스를 포함하는 경우, 접속부(A1, A2)와 밴드부(B1, B2) 사이의 영역인 코너부(C1, C2)의 두께가 얇게 형성되거나, 밴드부(B1, B2)의 끝단과 바디(110) 간의 들뜸 현상이 발생할 수 있어 내습 신뢰성이 특히 문제될 수 있기 때문에, 제1 및 제2 전극층(131, 132)이 도전성 금속 및 글라스를 포함하는 경우 본 발명에 따른 내습 신뢰성 향상 효과가 보다 효과적일 수 있다.
또한, 제1 및 제2 전극층(131a, 132a)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
또한, 제1 및 제2 전극층(131a, 132a)은 바디(110) 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성될 수도 있다.
도전성 수지층(131b, 132b)은 도전성 금속 및 베이스 수지를 포함할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결되도록 하는 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a 과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 구형 분말 및 플레이크형 분말 중 1 이상을 포함할 수 있다. 즉, 도전성 금속은 플레이크형 분말으로만 이루어지거나, 구형 분말로만 이루어질 수 있고, 플레이크형 분말과 구형 분말이 혼합된 형태일 수도 있다.
여기서, 구형 분말은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다.
플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
상기 구형 분말 및　플레이크형 분말의 장축과 단축의 길이는 적층형 전자 부품의 폭(Y) 방향의 중앙부에서 절단한 X 및 Z 방향 단면(L-T 단면)을 주사전자현미경(Scanning Eletron Microscope, SEM)으로 스캔하여 얻은 이미지로부터 측정할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 확보 및 충격 흡수 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
또한, 도전성 수지층은 복수의 금속 입자, 금속간 화합물 및 베이스 수지를 포함할 수 있다.
본 발명에 따르면, 비도전성 수지층이 전극층과 도전성 수지층 사이로 연장되어 배치되거나, 제1 접속부의 제1 전극층 및 제2 접속부의 제2 전극층 상에는 복수의 아일랜드 형태의 접착부가 배치될 수 있기 때문에, 전극층과 도전성 수지층 간의 접촉 면적이 줄어 들 수 있다. 이에 따라, 전극층과 도전성 수지층 간의 전기적 연결성이 낮아질 우려가 있다.
그러나, 본 발명의 일 실시예에 따라 도전성 수지층이 복수의 금속 입자, 금속간 화합물 및 베이스 수지를 포함하는 경우, 안정적인 전기적 연결성을 확보할 수 있다.
금속간 화합물은 복수의 금속 입자를 연결하여 전기적 연결성을 향상시키는 역할을 하며, 복수의 금속 입자를 둘러싸 서로 연결하는 역할을 수행할 수 있다.
이때, 금속간 화합물은 베이스 수지의 경화 온도 보다 낮은 융점을 가진 금속을 포함할 수 있다.
즉, 금속간 화합물이 베이스 수지의 경화 온도보다 낮은 융점을 가진 금속을 포함하기 때문에, 베이스 수지의 경화 온도보다 낮은 융점을 가진 금속이 건조 및 경화 공정을 거치는 과정에서 용융되고, 금속 입자의 일부와 금속간 화합물을 형성하여 금속 입자를 둘러싸게 된다. 이때, 금속간 화합물은 바람직하게 300℃ 이하의 저융점 금속을 포함할 수 있다.
예를 들어, 213~220℃의 융점을 가지는 Sn을 포함할 수 있다. 건조 및 경화 공정을 거치는 과정에서 Sn이 용융되며, 용융된 Sn이 Ag, Ni 또는 Cu와 같은 고융점의 금속 입자를 모세관 현상에 의해 적시게 되고, Ag, Ni 또는 Cu 금속 입자의 일부와 반응하여 Ag3Sn, Ni3Sn4, Cu6Sn5, Cu3Sn 등의 금속간 화합물을 형성하게 된다. 반응에 참여하지 않은 Ag, Ni 또는 Cu는 금속 입자 형태로 남게 된다.
따라서, 상기 복수의 금속 입자는 Ag, Ni 및 Cu 중 하나 이상을 포함하고, 상기 금속간 화합물은 Ag3Sn, Ni3Sn4, Cu6Sn5 및 Cu3Sn 중 하나 이상을 포함할 수 있다.
한편, 외부 전극(131, 132)은 실장 특성을 향상시키기 위하여 도전성 수지층(131b, 132b) 상에 배치된 도금층을 추가로 포함할 수 있다.
예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, 도전성 수지층(131b, 132b) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
비도전성 수지층(140)은 바디의 외표면 중 제1 및 제2 전극층(131a, 132a)이 배치되지 않은 영역에 배치되는 바디 커버부(143), 상기 바디 커버부(143)로부터 상기 제1 밴드부(B1)의 제1 전극층(131a)과 제1 도전성 수지층(131b) 사이로 연장되어 배치되는 제1 연장부(141), 및 상기 바디 커버부(143)로부터 상기 제2 밴드부(B2)의 제2 전극층(132a)과 제2 도전성 수지층(132b) 사이로 연장되어 배치되는 제2 연장부(142)를 포함한다.
비도전성 수지층(140)은 적층형 전자 부품(100)이 기판에 실장된 상태에서 열적/물리적 충격에 의해 기판이 변형되는 경우 발생되는 응력이 바디(110)로 전파되는 것을 억제하고 균열을 방지하는 역할을 수행한다.
또한, 비도전성 수지층(140)은 수분 침투 경로를 차단하여 내습신뢰성을 향상시키는 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함된 베이스 수지도 충격 흡수 역할을 일부 수행하나, 제1 도전성 수지층(131b)과 제2 도전성 수지층(132b)이 절연되도록 배치되어야 하므로 그 역할에 한계가 존재한다.
또한, 휨 응력을 강화하기 위하여 제1 및 제2 도전성 수지층의 길이를 길게하는 경우, 제1 및 제2 도전성 수지층 간의 단락이 발생할 우려가 있으며, 고전압하에서 제1 및 제2 도전성 수지층의 밴드 끝단 간에 아크 방전이 발생할 우려가 있다.
반면에, 바디 커버부(143)는 절연성이기 때문에 바디의 외표면 중 제1 및 제2 전극층(131a, 132a)이 배치되지 않은 영역에 배치되어 더 넓은 영역에 배치됨에 따라 충격 흡수 및 응력 전파 억제에 보다 효과적이다.
또한, 바디 커버부(143)는 바디(110)의 미세한 기공이나 크랙을 실링함으로써 수분이 바디의 외표면을 통하여 바디 내부로 침투하는 것을 방지할 수 있다.
또한, 바디 커버부(143)는 바디(110)의 표면이 노출되는 것을 막아 아크 방전이 발생하는 것을 억제할 수 있다.
제1 연장부(141)는 바디 커버부(143)로부터 상기 제1 밴드부(B1)의 제1 전극층(131a)과 제1 도전성 수지층(131b) 사이로 연장되어 배치되어 응력이 바디(110)로 전파되는 것을 억제하고 균열을 방지하는 역할을 수행한다.
또한, 제1 연장부(141)는 제1 밴드부(B1)에 배치된 제1 전극층(131a)의 끝단과 바디(110) 간의 들뜸 현상이 발생하는 것을 억제하여 내습 신뢰성을 향상시키는 역할을 수행한다.
제2 연장부(142)는 바디 커버부(143)로부터 상기 제2 밴드부(B2)의 제2 전극층(132a)과 제2 도전성 수지층(132b) 사이로 연장되어 배치되어 응력이 바디(110)로 전파되는 것을 억제하고 균열을 방지하는 역할을 수행한다.
또한, 제2 연장부(142)는 제2 밴드부(B2)에 배치된 제2 전극층(132a)의 끝단과 바디(110) 간의 들뜸 현상이 발생하는 것을 억제하여 내습 신뢰성을 향상시키는 역할을 수행한다.
한편, 비도전성 수지층(140)은 유전체층과 내부 전극을 포함하는 바디(110)에 제1 및 제2 전극층(131a, 132a)을 형성한 후, 바디(110)의 노출된 외표면, 제1 및 제2 전극층(131a, 132a) 상에 비도전성 수지층을 형성하고, 제1 및 제2 전극층(131a, 132a)의 접속부(A1, A2) 상에 형성된 비도전성 수지층(140)을 제거함으로써 형성할 수 있다.
비도전성 수지층(140)을 제거하는 방법으로는 예를 들어, 레이져(laser) 가공, 기계 연마, 건식 에칭(dry etching), 습식 에칭(wet etching), Tape 보호층을 이용한 Shadowing deposition 방법 등을 이용할 수 있다.
비도전성 수지층(140)은 베이스 수지를 포함할 수 있다.
비도전성 수지층(140)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지일 수 있다.
한편, 비도전성 수지층(140)은 베이스 수지를 포함하고, 실리카(silica), 알루미나, 글라스 및 이산화지르코늄(ZrO2) 중 하나 이상을 포함할 수 있다.
실리카(silica), 알루미나, 글라스 및 이산화지르코늄(ZrO2)는 비도전성 수지층(140)의 도포 형상을 개선하는 역할을 수행한다. 또한, 실리카(silica), 알루미나, 글라스 및 이산화지르코늄(ZrO2)는 내열성을 향상시키는 역할도 수행할 수 있다.
도 7은 비도전성 수지층(140)을 배치하지 않은 총 10개의 샘플 칩(비교예, #1~#10)을 제작한 후, 각 샘플 칩(비교예, #1~#10)에 대하여 아크 방전 발생 전압을 5번 반복 측정하여 나타낸 것이다.
도 8은 본 발명의 일 실시형태에 따라 비도전성 수지층(140)을 배치한 총 10개의 샘플 칩(발명예, #11~#20)을 제작한 후, 각 샘플 칩(발명예, #11~#20)에 대하여 아크 방전 발생 전압을 5번 반복 측정하여 나타낸 것이다.
도 7을 참조하면, 2kV 이하에서 아크 방전이 발생한 경우가 4번 있었으며, 아크 방전 발생 전압의 평균 값이 약 2.5kV 정도인 것을 확인할 수 있다.
반면에, 도 8을 참조하면, 발명예의 경우 총 50 번의 실험 중 2.5kV까지 아크 방전이 발생한 경우가 없었으며, 아크 방전 발생 전압의 평균값이 3.0kV 이상으로 아크 방전 억제 효과가 뛰어난 것을 확인할 수 있다.
한편, 제1 연장부(141)는 상기 제1 코너부(C1)의 제1 전극층(131a)을 덮도록 배치되고, 제2 연장부(142)는 상기 제2 코너부(C2)의 제2 전극층(132a)을 덮도록 배치될 수 있다.
전극층(131a, 132a)이 도전성 금속 및 글라스를 포함하는 경우, 접속부(A1, A2)와 밴드부(B1, B2) 사이의 영역인 코너부(C1, C2)의 전극층(131a, 132a) 두께가 얇게 형성될 수 있기 때문에, 코너부(C1, C2)가 주요 수분 침투 경로가 되어 내습 신뢰성이 저하될 수 있다.
따라서, 연장부(141, 142)가 코너부(C1, C2)의 전극층(131a, 132a)을 덮도록 배치함으로써 수분 침투 경로를 차단하여 내습 신뢰성을 향상시킬 수 있다.
나아가, 제1 연장부(141)는 제1 접속부(A1)의 제1 전극층(131a)과 제1 도전성 수지층(131b) 사이의 일부까지 연장되어 배치되고, 제2 연장부(142)는 제2 접속부(A2)의 제2 전극층(132a)과 제2 도전성 수지층(132b) 사이의 일부까지 연장되어 배치됨으로써 수분 침투 경로를 보다 확실하게 차단하여 내습 신뢰성을 보다 향상시킬 수 있다.
제1 밴드부(B1)의 제1 전도성 수지층(131b) 및 제2 밴드부(B2)의 제2 전도성 수지층(132b)의 길이는 각각 상기 바디(110)의 길이의 10~20%일 수 있다.
도 2 및 도 4를 참조하면, 바디의 길이란 바디의 제3 면과 제4 면간의 거리를 의미할 수 있으며, 제1 밴드부(B1)의 제1 전도성 수지층(131b)의 길이는 바디의 제3 면으로부터 제1 전도성 수지층(131b)의 끝단까지의 거리(B1b)이고, 제2 밴드부(B2)의 제2 전도성 수지층(132b)의 길이는 바디의 제4 면으로부터 제2 전도성 수지층(131b)의 끝단까지의 거리일 수 있다.
비전도성 수지층(140)이 배치되지 않은 경우, 제1 밴드부(B1)의 제1 전도성 수지층(131b) 및 제2 밴드부(B2)의 제2 전도성 수지층(132b)의 길이를 각각 바디(110)의 길이의 20~30% 수준으로 유지하여야 휨 강도를 확보할 수 있다.
반면에, 본 발명의 일 실시형태에 따라 비도전성 수지층(140)이 배치된 경우에는 제1 밴드부(B1)의 제1 전도성 수지층(131b) 및 제2 밴드부(B2)의 제2 전도성 수지층(132b)의 길이가 각각 상기 바디(110)의 길이의 10~20%인 경우에도 충분한 휨 강도를 확보할 수 있으므로, 아크 방전 억제 효과를 보다 향상시킬 수 있다.
또한, 휨 강도를 보다 향상시키기 위하여 바디의 제3 면으로부터 제1 전도성 수지층(131b)의 끝단까지의 거리(B1b)는 바디의 제3 면으로부터 제1 전극층(131a)의 끝단까지의 거리(B1a) 보다 길 수 있다. 마찬가지로, 바디의 제4 면으로부터 제2 전도성 수지층(132b)의 끝단까지의 거리는 바디의 제4 면으로부터 제2 전극층(132a)의 끝단까지의 거리 보다 길 수 있다.
도 5는 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 6은 도 5의 II-II`에 따른 단면도이다.
이하, 도 5 및 도 6을 참조하여 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품(100`)에 대하여 설명한다. 다만, 중복되는 설명을 피하기 위하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)과 공통되는 설명은 생략한다.
다른 일 실시형태에 따른 적층형 전자 부품(100`)은 제1 접속부(A1)의 제1 전극층(131a) 및 제2 접속부(A2)의 제2 전극층(132a) 상에 복수의 아일랜드 형태의 접착부(151, 152)가 배치된다.
도 6을 참조하면, 복수의 아일랜드 형태의 접착부(151, 152)는 상기 제1 접속부(A1)의 제1 전극층(131a)과 제1 도전성 수지층(131b) 사이 및 상기 제2 접속부(A2)의 제2 전극층(132a)과 제2 도전성 수지층(132b) 사이에 배치된다.
복수의 아일랜드 형태의 접착부(151, 152)는 전극층과 도전성 수지층 간의 밀착력을 향상시키는 역할을 하며, 전극층과 도전성 수지층 간의 밀착력이 향상됨에 따라 전극 들뜸 등의 불량을 방지할 수 있는 효과가 있다.
복수의 아일랜드 형태의 접착부(151, 152)는 베이스 수지를 포함할 수 있다.
복수의 아일랜드 형태의 접착부(151, 152)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지일 수 있다.
복수의 아일랜드 형태의 접착부(151, 152)는 베이스 수지를 포함하고, 실리카(silica), 알루미나, 글라스 및 이산화지르코늄(ZrO2) 중 하나 이상을 포함할 수 있다. 실리카(silica), 알루미나, 글라스 및 이산화지르코늄(ZrO2)는 도포 형상을 개선하는 역할 및 내열성을 향상시키는 역할을 수행할 수 있다.
복수의 아일랜드 형태의 접착부(151, 152)는 유전체층과 내부 전극을 포함하는 바디(110)에 제1 및 제2 전극층(131a, 132a)을 형성한 후, 바디(110)의 노출된 외표면, 제1 및 제2 전극층(131a, 132a) 상에 비도전성 수지층을 형성하고, 제1 및 제2 전극층(131a, 132a)의 접속부(A1, A2) 상에 형성된 비도전성 수지층(140)을 일부만을 제거함으로써 형성할 수 있다.
따라서, 복수의 아일랜드 형태의 접착부(151, 152)는 비도전성 수지층(140)과 동일한 물질로 이루어질 수 있다.
복수의 아일랜드 형태의 접착부(151, 152)의 면적은 제1 접속부(A1)의 제1 전극층(131a) 또는 제2 접속부(A2)의 제2 전극층(132a)의 면적의 20~40%일 수 있다.
하기 표 1은 접속부의 전극층 면적(S1) 대비 접착부의 면적(S2)의 비율(S2/S1)에 따른 ESR 및 밀착력 평가 결과이다.
밀착력은 본드 테스터를 이용하여 도전성 수지층이 전극층에서 떨어질 때의 에너지를 측정하여 평가하였다. 접착부의 면적(S2)이 0인 경우와 비교하여 밀착력 향상 효과가 5% 미만인 경우 △, 5% 이상 20% 이하인 경우 ○, 20% 이상인 경우 ◎로 표시하였다.
ESR 평가는 100개의 샘플을 LCR meter를 이용하여 자기공진주파수에서 ESR을 측정하여 평가하였으며, 변동 계수(coefficient of variation, CV)가 10% 이상인 경우 △, 3% 이상 10% 미만인 경우 ○, 3% 미만인 경우 ◎로 표시하였다.
No. S2/S1 ESR 밀착력
1 0.1 ◎ △
2 0.2 ○ ○
3 0.3 ○ ○
4 0.4 ○ ○
5 0.5 △ ◎
접속부의 전극층 면적(S1) 대비 접착부의 면적(S2)의 비율(S2/S1)이 0.1인 시험번호 1의 경우 ESR 특성은 우수하나, 밀착력은 열위한 것을 확인할 수 있다.
접속부의 전극층 면적(S1) 대비 접착부의 면적(S2)의 비율(S2/S1)이 0.5인 시험번호 5의 경우 밀착력은 우수하나, ESR 특성은 열위한 것을 확인할 수 있다.
따라서, 복수의 아일랜드 형태의 접착부(151, 152)의 면적을 제1 접속부(A1)의 제1 전극층(131a) 또는 제2 접속부(A2)의 제2 전극층(132a)의 면적의 20~40%로 함으로써, 밀착력 및 ESR 특성을 모두 우수하게 확보할 수 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 보호층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
132b, 132b: 도전성 수지층
140: 비도전성 수지층
141, 142: 연장부
143: 바디 커버부
151, 152: 접착부

Claims (14)

  1. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극을 포함하고, 상기 적층 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제1 내부전극과 연결되는 제1 전극층, 상기 제1 전극층 상에 배치되는 제1 도전성 수지층을 포함하며, 상기 바디의 제3 면에 배치되는 제1 접속부와, 상기 제1 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극;
    상기 제2 내부전극과 연결되는 제2 전극층, 상기 제2 전극층 상에 배치되는 제2 도전성 수지층을 포함하며, 상기 바디의 제4 면에 배치되는 제2 접속부와, 상기 제2 접속부에서 상기 제1, 제2, 제5 및 제6 면 상의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 및
    상기 바디의 외표면 중 상기 제1 및 제2 전극층이 배치되지 않은 영역에 배치되는 바디 커버부, 상기 바디 커버부로부터 상기 제1 밴드부의 제1 전극층과 제1 도전성 수지층 사이로 연장되어 배치되는 제1 연장부, 및 상기 바디 커버부로부터 상기 제2 밴드부의 제2 전극층과 제2 도전성 수지층 사이로 연장되어 배치되는 제2 연장부를 포함하는 비도전성 수지층;을 포함하며,
    상기 제1 접속부의 적어도 일부 영역에서 상기 제1 전극층과 상기 제1 도전성 수지층이 서로 접촉되고, 상기 제2 접속부의 적어도 일부 영역에서 상기 제2 전극층과 상기 제2 도전성 수지층이 서로 접촉되는
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층은 도전성 금속 및 베이스 수지를 포함하는
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층은 복수의 금속 입자, 금속간 화합물 및 베이스 수지를 포함하는
    적층형 전자 부품.
  4. 제3항에 있어서,
    상기 복수의 금속 입자는 Ag, Ni 및 Cu 중 하나 이상을 포함하고, 상기 금속간 화합물은 Ag3Sn, Ni3Sn4, Cu6Sn5 및 Cu3Sn 중 하나 이상을 포함하는
    적층형 전자 부품.
  5. 제1항에 있어서,
    상기 비도전성 수지층은 베이스 수지를 포함하고,
    실리카(silica), 알루미나, 글라스 및 이산화지르코늄(ZrO2) 중 하나 이상을 포함하는
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 접속부와 제1 밴드부 사이를 제1 코너부, 상기 제2 접속부와 제2 밴드부 사이를 제2 코너부라고 정의할 때,
    상기 제1 연장부는 상기 제1 코너부의 제1 전극층을 덮도록 배치되고,
    상기 제2 연장부는 상기 제2 코너부의 제2 전극층을 덮도록 배치되는
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 제1 연장부는 상기 제1 접속부의 제1 전극층과 제1 도전성 수지층 사이의 일부까지 연장되어 배치되고,
    상기 제2 연장부는 상기 제2 접속부의 제2 전극층과 제2 도전성 수지층 사이의 일부까지 연장되어 배치되는
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 제1 밴드부의 제1 전도성 수지층 및 상기 제2 밴드부의 제2 전도성 수지층의 길이는 각각 상기 바디의 길이의 10~20%인
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 제1 접속부의 제1 전극층 및 상기 제2 접속부의 제2 전극층 상에 복수의 아일랜드 형태의 접착부가 더 배치되는
    적층형 전자 부품.
  10. 제9항에 있어서,
    상기 접착부는 베이스 수지를 포함하는
    적층형 전자 부품.
  11. 제9항에 있어서,
    상기 접착부는 베이스 수지를 포함하고,
    실리카(silica), 알루미나, 글라스 및 이산화지르코늄(ZrO2) 중 하나 이상을 포함하는
    적층형 전자 부품.
  12. 제9항에 있어서,
    상기 접착부는 상기 비도전성 수지층과 동일한 물질로 이루어지는
    적층형 전자 부품.
  13. 제9항에 있어서,
    상기 접착부의 면적은 상기 제1 접속부의 제1 전극층 또는 상기 제2 접속부의 제2 전극층의 면적의 20~80%인
    적층형 전자 부품.
  14. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층 상에 각각 배치된 도금층을 더 포함하는
    적층형 전자 부품.
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