KR20220092166A - 적층형 전자 부품 - Google Patents

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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 외부 전극 밴드부의 전극층과 도금층 사이에는 유기층이 배치되고, 외부 전극 접속부의 전극층과 도금층 사이에는 도전성 수지층이 배치된다.

Description

적층형 전자 부품{MUTILAYER ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
적층형 전자 부품의 휨 강도 확보를 위해 전극층과 도금층 사이에 유기층을 배치하여 휨 강도를 향상시키는 방안이 제안되었다.
그러나, 유기층이 전극층과 도금층 간의 전기적 연결성을 저하시켜 ESR이 높은 문제점이 있었다.
본 발명의 여러 목적 중 하나는 ESR(등가직렬저항, Equivalent series resistance)이 낮은 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 휨강도 특성이 향상된 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되는 제1 접속부 및 상기 제1 접속부로부터 상기 제1, 제2, 제5 및 제6 면으로 연장되는 제1 밴드부를 포함하는 제1 외부 전극; 및 상기 제4 면에 배치되는 제2 접속부 및 상기 제2 접속부로부터 상기 제1, 제2, 제5 및 제6 면으로 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 을 포함하고, 상기 제1 외부 전극은 상기 제1 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되는 제1 도금층을 포함하며, 상기 제1 접속부의 제1 전극층과 제1 도금층 사이에는 제1 전도성 수지층이 배치되고, 상기 제1 밴드부의 제1 전극층과 제1 도금층 사이에는 제1 유기층이 배치되고, 상기 제2 외부 전극은 상기 제2 내부 전극과 연결되는 제2 전극층 및 상기 제2 전극층 상에 배치되는 제2 도금층을 포함하며, 상기 제2 접속부의 제2 전극층과 제2 도금층 사이에는 제2 전도성 수지층이 배치되고, 상기 제2 밴드부의 제2 전극층과 제2 도금층 사이에는 제2 유기층이 배치된다.
본 발명의 여러 효과 중 하나는 외부 전극 밴드부의 전극층과 도금층 사이에는 유기층을 배치하고, 외부 전극 접속부의 전극층과 도금층 사이에는 도전성 수지층을 배치함으로써, 휨 강도 특성을 확보하면서도 ESR을 낮출 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 도 1의 II-II`에 따른 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 본 발명의 일 실시형태의 변형예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 6은 도 5의 III-III`에 따른 단면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 도 1의 II-II`에 따른 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 상기 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제3 면에 배치되는 제1 접속부(A1) 및 상기 제1 접속부로부터 상기 제1, 제2, 제5 및 제6 면으로 연장되는 제1 밴드부(B1)를 포함하는 제1 외부 전극(131); 및 상기 제4 면에 배치되는 제2 접속부(A2) 및 상기 제2 접속부로부터 상기 제1, 제2, 제5 및 제6 면으로 연장되는 제2 밴드부(B2)를 포함하는 제2 외부 전극(132); 을 포함하고, 상기 제1 외부 전극은 상기 제1 내부 전극과 연결되는 제1 전극층(131a) 및 상기 제1 전극층 상에 배치되는 제1 도금층(131c)을 포함하며, 상기 제1 접속부의 제1 전극층과 제1 도금층 사이에는 제1 전도성 수지층(131b)이 배치되고, 상기 제1 밴드부의 제1 전극층과 제1 도금층 사이에는 제1 유기층(141)이 배치되고, 상기 제2 외부 전극은 상기 제2 내부 전극과 연결되는 제2 전극층(132a) 및 상기 제2 전극층 상에 배치되는 제2 도금층(132c)을 포함하며, 상기 제2 접속부의 제2 전극층과 제2 도금층 사이에는 제2 전도성 수지층(132b)이 배치되고, 상기 제2 밴드부의 제2 전극층과 제2 도금층 사이에는 제2 유기층(142)이 배치된다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 두께(td)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 유전체층(111)의 두께(td)는 0.6μm 이하일 수 있다. 여기서, 유전체층(111)의 두께(td)는 유전체층(111)의 평균 두께를 의미할 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 액티브부(Ac)와 상기 액티브부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 액티브부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
커버부(112, 113)는 상기 액티브부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 액티브부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
또한, 상기 액티브부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 마진부(114)와 제6 면(6)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(Ac)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
내부 전극(121, 122)은 유전체층(111)과 교대로 적층된다.
내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 내부 전극(121, 122)의 두께(te)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 내부 전극(121, 122)의 두께(te)는 0.6μm 이하일 수 있다. 여기서, 내부 전극(121, 122)의 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
도 2를 참조하여 제1 외부 전극(131)을 배치된 위치에 따라 영역을 구분하면, 제1 외부 전극(131)은 바디의 제3 면(3)에 배치되는 제1 접속부(A1)와, 제1 접속부(A1)에서 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 제1 밴드부(B1)를 포함한다.
제1 외부 전극(131)은 제1 내부 전극(121)과 연결되는 제1 전극층(131a) 및 상기 제1 전극층 상에 배치되는 제1 도금층(131c)을 포함한다. 제1 접속부(A1)의 제1 전극층(131a)과 제1 도금층(131c) 사이에는 제1 전도성 수지층(131b)이 배치되고, 제1 밴드부(B1)의 제1 전극층(131a)과 제1 도금층(131c) 사이에는 제1 유기층(141)이 배치된다.
제2 외부 전극(132)을 배치된 위치에 따라 영역을 구분하면, 제2 외부 전극(132)은 바디의 제4 면(4)에 배치되는 제2 접속부(A2)와, 제2 접속부(A2)에서 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 제2 밴드부(B2)를 포함한다.
제2 외부 전극(132)은 제2 내부 전극(122)과 연결되는 제2 전극층(132a) 및 상기 제2 전극층 상에 배치되는 제2 도금층(132c)을 포함한다. 제2 접속부(A2)의 제2 전극층(132a)과 제2 도금층(132c) 사이에는 제2 전도성 수지층(132b)이 배치되고, 제2 밴드부(B2)의 제2 전극층(132a)과 제2 도금층(132c) 사이에는 제2 유기층(142)이 배치된다.
종래 적층형 전자 부품의 휨 강도 확보를 위해 전극층과 도금층 사이에 유기층을 배치하여 휨 강도를 향상시키는 방안이 제안되었다. 그러나, 유기층이 전극층과 도금층 간의 전기적 연결성을 저하시켜 ESR이 높은 문제점이 있었다.
본 발명의 일 실시형태에 따르면, 밴드부(B1, B2)의 전극층(131a, 132a)과 도금층(131c, 132c) 사이에는 유기층(141, 142)을 배치하여 휨 강도 특성을 향상시키고, 접속부(A1, A2)의 전극층(131a, 132a)과 도금층(131c, 132c) 사이에는 전도성 수지층(131b, 132b)을 배치하여 ESR(등가직렬저항, Equivalent series resistance)을 낮출 수 있다.
제1 및 제2 전극층(131, 132)은 금속 등과 같이 전기 도전성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다.
예를 들어, 제1 및 제2 전극층(131, 132)은 도전성 금속 및 글라스를 포함할 수 있다.
전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
전극층(131a, 132a) 상에는 도금층(131c, 132c)이 배치될 수 있다.
도금층(131c, 132c)은 기본적으로 실장 특성을 향상시키는 역할을 수행한다. 도금층(131c, 132c)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131c, 132c)에 대한 보다 구체적인 예를 들면, 도금층(131c, 132c)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 다만, 이에 한정되는 것은 아니며, 도금층(131c, 132c)은 Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태이거나, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
제1 접속부(A1)의 제1 전극층(131a)과 제1 도금층(131c) 사이에는 제1 전도성 수지층(131b)이 배치되고, 제1 밴드부(B1)의 제1 전극층(131a)과 제1 도금층(131c) 사이에는 제1 유기층(141)이 배치된다. 제2 접속부(A2)의 제2 전극층(132a)과 제2 도금층(132c) 사이에는 제2 전도성 수지층(132b)이 배치되고, 제2 밴드부(B2)의 제2 전극층(132a)과 제2 도금층(132c) 사이에는 제2 유기층(142)이 배치된다.
접속부(A1, A2)의 전극층(131a, 132a)과 도금층(131c, 132c) 사이에 배치된 도전성 수지층(131b, 132b)은 전극층(131a, 132a)과 도금층(131c, 132c)의 전기적 연결성을 향상시켜 ESR을 낮추는 역할을 수행할 수 있다.
밴드부(B1, B2)의 전극층(131a, 132a)과 도금층(131c, 132c) 사이에 배치된 유기층(141, 142)은 기판의 휘어짐 등에 의한 외력이 바디(110)로 전달되어 바디(110)에 크랙 등이 발생하는 것을 억제함으로써, 적층형 전자 부품(100)의 휨 강도 특성을 향상시키는 역할을 수행한다. 또한, 유기층은 바디(110) 내부로 수분이 침투하는 것을 억제하여 내습 신뢰성을 향상시키는 역할을 수행할 수 있다.
일 실시예에서, 제1 유기층(141)은 제1 밴드부(B1)에서 제1 전극층(131a)의 끝단을 덮도록 배치되며, 제2 유기층(142)은 제2 밴드부(B2)에서 제2 전극층(132a)의 끝단을 덮도록 배치될 수 있다. 이에 따라, 유기층(141, 142) 배치에 따른 휨 강도를 보다 향상시킬 수 있다.
일 실시예에서, 제1 유기층(141)은 상기 제1, 제2, 제5 및 제6 면의 일부를 덮도록 상기 제1 밴드부(B1)의 제1 도금층(131c) 끝단보다 길게 연장되어 배치되며, 제2 유기층(142)은 상기 제1, 제2, 제5 및 제6 면의 일부를 덮도록 상기 제2 밴드부(B2)의 제2 도금층(132c) 끝단보다 길게 연장되어 배치될 수 있다. 이에 따라, 유기층(141, 142) 배치에 따른 휨 강도를 보다 향상시킬 수 있다.
또한, 바디(110) 표면에 접하도록 배치되는 유기층(141, 142)은 바디(110)의 미세한 기공이나 크랙을 실링함으로써 수분이 바디의 외표면을 통하여 바디 내부로 침투하는 것을 방지할 수 있다.
일 실시예에서, 제1 및 제2 유기층(141, 142)은 유기 규소 화합물을 포함할 수 있다. 유기 규소 화합물로는, 예를 들면 데실트리메톡시실란, n-프로필트리메톡시실란, 옥틸트리에톡시실란 등이 이용될 수 있다.
이때, 상기 유기 규소 화합물은 다관능 알콕시실란 Si-(CnH2n+1)3의 구조를 가지며, N원소를 포함할 수 있다. 이에 따라, 휨 강도 및 내습 신뢰성 향상 효과를 보다 향상시킬 수 있다.
일 실시예에서, 바디(110)의 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면에서, 제1 접속부(A1)에서 제1 전도성 수지층(131b)의 제2 방향 최대 크기를 T1, 제1 밴드부(B1)의 도금층(131c) 끝단에서부터 제1 외부 전극(131)의 제2 방향 최외측까지의 제2 방향 크기를 L1이라 할 때, T1/L1은 0.1 이하일 수 있다. T1/L1이 0.1 초과인 경우에는 ESR을 낮추는 효과가 불충분할 수 있다.
여기서, T1은 제1 전도성 수지층(131b)의 최대 두께를 의미할 수 있으며, L1은 밴드부의 길이를 의미할 수 있다.
한편, T1/L1의 하한은 특별히 한정할 필요는 없으나, 휨 강도를 보다 향상시키기 위해서 T1/L1은 0.04 이상인 것이 바람직할 수 있다.
제1 접속부(A1)의 제1 전극층(131a)과 제1 도금층(131c) 사이에는 제1 전도성 수지층(131b)이 배치되고, 제2 접속부(A2)의 제2 전극층(132a)과 제2 도금층(132c) 사이에는 제2 전도성 수지층(132b)이 배치된다.
접속부(A1, A2)의 전극층(131a, 132a)과 도금층(131c, 132c) 사이에 배치된 도전성 수지층(131b, 132b)은 전극층(131a, 132a)과 도금층(131c, 132c)의 전기적 연결성을 향상시켜 ESR을 낮추는 역할을 수행할 수 있다.
접속부(A1, A2)에 배치된 도전성 수지층(131b, 132b)을 형성하는 방법은 특별히 한정하지 않는다. 예를 들어, 바디(110)에 전극층(131a, 132a)을 형성한 후, 전극층(131a, 132a) 및 바디(110)의 외표면 상에 유기층을 형성하고, 접속부에 배치된 유기층을 제거하여 전극층을 노출시킨 후, 접속부의 전극층 상에 도전성 수지층을 형성할 수 있다.
상기 접속부에 배치된 유기층을 제거하는 공정에서 접속부의 일부에 유기층을 남겨둘 수 있다. 이에 따라, 제1 유기층(141)은 제1 접속부(A1)의 일부까지 연장되어 배치되고, 제2 유기층(142)은 제2 접속부(A2)의 일부까지 연장되어 배치된 형태를 가질 수 있다.
제1 유기층(141)은 제1 접속부(A1)의 일부까지 연장되어 배치되고, 제2 유기층(142)은 제2 접속부(A2)의 일부까지 연장되어 배치될 수 있다.
전극층(131a, 132a)이 도전성 금속 및 글라스를 포함하는 경우, 접속부(A1, A2)와 밴드부(B1, B2) 사이의 영역인 코너부의 전극층(131a, 132a) 두께가 얇게 형성될 수 있기 때문에, 코너부가 주요 수분 침투 경로가 되어 내습 신뢰성이 저하될 수 있다. 따라서, 제1 유기층(141)은 제1 접속부(A1)의 일부까지 연장되어 배치되고, 제2 유기층(142)은 제2 접속부(A2)의 일부까지 연장되어 배치됨에 따라 주요 수분 침투 경로를 차단할 수 있어 내습 신뢰성을 보다 향상시킬 수 있다.
이때, 제1 유기층(141)은 제1 접속부(A1)에서 제1 도전성 수지층(131b)과 제1 전극층(131a) 사이에 배치되며, 제2 유기층(142)은 제2 접속부(A2)에서 제2 도전성 수지층(132b)과 제2 전극층(132a) 사이에 배치될 수 있다.
도전성 수지층(131b, 132b)은 도전성 금속 및 베이스 수지를 포함할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결되도록 하는 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a 과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 구형 분말 및 플레이크형 분말 중 1 이상을 포함할 수 있다. 즉, 도전성 금속은 플레이크형 분말으로만 이루어지거나, 구형 분말로만 이루어질 수 있고, 플레이크형 분말과 구형 분말이 혼합된 형태일 수도 있다.
여기서, 구형 분말은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다.
플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
상기 구형 분말 및　플레이크형 분말의 장축과 단축의 길이는 적층형 전자 부품의 제3 방향의 중앙에서 절단한 제1 및 2 방향 단면을 주사전자현미경(Scanning Electron Microscope, SEM)으로 스캔하여 얻은 이미지로부터 측정할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 확보 및 충격 흡수 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
또한, 도전성 수지층(131b, 132b)은 복수의 금속 입자, 금속간 화합물 및 베이스 수지를 포함할 수 있다.
금속간 화합물은 복수의 금속 입자를 연결하여 전기적 연결성을 향상시키는 역할을 하며, 복수의 금속 입자를 둘러싸 서로 연결하는 역할을 수행할 수 있다.
이때, 금속간 화합물은 베이스 수지의 경화 온도 보다 낮은 융점을 가진 금속을 포함할 수 있다.
즉, 금속간 화합물이 베이스 수지의 경화 온도보다 낮은 융점을 가진 금속을 포함하기 때문에, 베이스 수지의 경화 온도보다 낮은 융점을 가진 금속이 건조 및 경화 공정을 거치는 과정에서 용융되고, 금속 입자의 일부와 금속간 화합물을 형성하여 금속 입자를 둘러싸게 된다. 이때, 금속간 화합물은 바람직하게 300
Figure pat00001
이하의 저융점 금속을 포함할 수 있다.
예를 들어, 213~220℃의 융점을 가지는 Sn을 포함할 수 있다. 건조 및 경화 공정을 거치는 과정에서 Sn이 용융되며, 용융된 Sn이 Ag, Ni 또는 Cu와 같은 고융점의 금속 입자를 모세관 현상에 의해 적시게 되고, Ag, Ni 또는 Cu 금속 입자의 일부와 반응하여 Ag3Sn, Ni3Sn4, Cu6Sn5, Cu3Sn 등의 금속간 화합물을 형성하게 된다. 반응에 참여하지 않은 Ag, Ni 또는 Cu는 금속 입자 형태로 남게 된다.
따라서, 상기 복수의 금속 입자는 Ag, Ni 및 Cu 중 하나 이상을 포함하고, 상기 금속간 화합물은 Ag3Sn, Ni3Sn4, Cu6Sn5 및 Cu3Sn 중 하나 이상을 포함할 수 있다.
도 5는 본 발명의 일 실시형태의 변형예에 따른 적층형 전자 부품(100`)의 사시도를 개략적으로 도시한 것이다. 도 6은 도 5의 III-III`에 따른 단면도이다.
도 5 및 도 6을 참조하면, 제1 및 제2 유기층은 상기 제1 및 제2 전극층(131a, 132a)이 배치되지 않은 바디(110)의 제1, 제2, 제5 및 제6 면을 모두 덮도록 연장되어 서로 연결됨에 따라 하나의 유기층(140`) 형태로 배치될 수 있다.
(실시예)
유전체층 및 내부 전극이 적층된 바디에 전극층을 형성한 후, 전극층 및 바디의 외표면에 다관능 알콕시실란 Si-(CnH2n+1)3의 구조를 가지며, N원소를 포함하는 유기층을 형성하였다. 이후, 접속부에 배치된 유기층을 제거하고, 유기층이 제거된 접속부에 도전성 수지층을 하기 표 1의 T1/L1을 만족하는 두께로 형성하였다. 단, 시험번호 1, 7, 13, 19 및 25의 경우 유기층을 제거하기 않고, 도전성 수지층도 형성하지 않았다. 이후, 도금층을 형성하여 샘플 칩을 완성하였다.
하기 표 1의 사이즈에서 1005는 샘플 칩의 길이가 1.0mm, 폭이 0.5mm임을 의미하고, 1608은 샘플 칩의 길이가 1.6mm, 폭이 0.8mm임을 의미하며, 2012는 샘플 칩의 길이가 2.0mm, 폭이 1.2mm임을 의미하고, 3216는 샘플 칩의 길이가 3.2mm, 폭이 1.6mm임을 의미하며, 3225는 샘플 칩의 길이가 3.2mm, 폭이 2.5mm임을 의미한다.
T1 및 L1은 바디(110)의 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면에서 측정한 것이다. T1은 제1 접속부(A1)에서 제1 전도성 수지층(131b)의 제2 방향 최대 크기를 측정하였고, L1은 제1 밴드부(B1)의 도금층(131c) 끝단에서부터 제1 외부 전극(131)의 제2 방향 최외측까지의 제2 방향 크기를 측정한 것이다.
ESR은 LCR meter를 이용하여 자기공진주파수에서 측정하였다.
시험번호 사이즈 T1/L1 ESR(mΩ)
1* 1005 0 9.78
2 0.02 5.68
3 0.04 6.42
4 0.06 7.16
5 0.08 8.24
6 0.1 9.68
7* 1608 0 9.68
8 0.02 5.15
9 0.04 5.86
10 0.06 6.67
11 0.08 7.89
12 0.1 9.34
13* 2012 0 9.34
14 0.02 4.32
15 0.04 5.18
16 0.06 6.32
17 0.08 7.52
18 0.1 9.12
19* 3216 0 9.05
20 0.02 4.03
21 0.04 4.65
22 0.06 5.94
23 0.08 7.19
24 0.1 8.97
25* 3225 0 8.68
26 0.02 3.92
27 0.04 4.16
28 0.06 5.31
29 0.08 6.87
30 0.1 8.21
상기 표 1에서 확인할 수 있듯이, 다양한 칩 사이즈에서 T1/L1을 0.1 이하로 제어함에 따라 접속부에 배치된 유기층을 제거하지 않은 시험번호 1, 7, 13, 19 및 25보다 ESR을 낮게 확보할 수 있다.
또한, T1/L1이 낮아질수록 ESR도 낮아지는 것을 확인할 수 있다. 다만, T1/L1이 0.02인 시험번호 2, 8, 14, 20 및 26은 ESR은 가장 낮게 확보 가능하였으나, 도전성 수지층의 두께가 너무 얇아 휨 강도가 저하될 우려가 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도전성 수지층
131c, 132c: 도금층
141, 142: 유기층

Claims (13)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제3 면에 배치되는 제1 접속부 및 상기 제1 접속부로부터 상기 제1, 제2, 제5 및 제6 면으로 연장되는 제1 밴드부를 포함하는 제1 외부 전극; 및
    상기 제4 면에 배치되는 제2 접속부 및 상기 제2 접속부로부터 상기 제1, 제2, 제5 및 제6 면으로 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 을 포함하고,
    상기 제1 외부 전극은 상기 제1 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되는 제1 도금층을 포함하며, 상기 제1 접속부의 제1 전극층과 제1 도금층 사이에는 제1 전도성 수지층이 배치되고, 상기 제1 밴드부의 제1 전극층과 제1 도금층 사이에는 제1 유기층이 배치되고,
    상기 제2 외부 전극은 상기 제2 내부 전극과 연결되는 제2 전극층 및 상기 제2 전극층 상에 배치되는 제2 도금층을 포함하며, 상기 제2 접속부의 제2 전극층과 제2 도금층 사이에는 제2 전도성 수지층이 배치되고, 상기 제2 밴드부의 제2 전극층과 제2 도금층 사이에는 제2 유기층이 배치되는
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 유기층은 상기 제1 밴드부에서 상기 제1 전극층의 끝단을 덮도록 배치되며, 상기 제2 유기층은 상기 제2 밴드부에서 상기 제2 전극층의 끝단을 덮도록 배치되는
    적층형 전자 부품.
  3. 제2항에 있어서,
    상기 제1 유기층은 상기 제1, 제2, 제5 및 제6 면의 일부를 덮도록 상기 제1 밴드부의 제1 도금층 끝단보다 길게 연장되어 배치되며,
    상기 제2 유기층은 상기 제1, 제2, 제5 및 제6 면의 일부를 덮도록 상기 제2 밴드부의 제2 도금층 끝단보다 길게 연장되어 배치되는
    적층형 전자 부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 유기층은 유기 규소 화합물을 포함하는
    적층형 전자 부품.
  5. 제4항에 있어서,
    상기 유기 규소 화합물은 다관능 알콕시실란 Si-(CnH2n+1)3의 구조를 가지며, N원소를 포함하는
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면에서,
    상기 제1 접속부에서 상기 제1 전도성 수지층의 상기 제2 방향 최대 크기를 T1, 상기 제1 밴드부의 도금층 끝단에서부터 상기 제1 외부 전극의 제2 방향 최외측까지의 제2 방향 크기를 L1이라 할 때, T1/L1은 0.1 이하인
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 제1 접속부에서 상기 제1 전도성 수지층의 상기 제2 방향 최대 크기를 T1, 상기 제1 밴드부의 도금층 끝단에서부터 상기 제1 외부 전극의 제2 방향 최외측까지의 제2 방향 크기를 L1이라 할 때, T1/L1은 0.04 이상 0.1 이하인
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 전극층은 도전성 금속 및 글라스를 포함하는
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층은 도전성 금속 및 베이스 수지를 포함하는
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 제1 및 제2 도금층은 Ni 도금층 및 상기 Ni 도금층 상에 배치된 Sn 도금층을 포함하는
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 제1 유기층은 상기 제1 접속부의 일부까지 연장되어 배치되며,
    상기 제2 유기층은 상기 제2 접속부의 일부까지 연장되어 배치되는
    적층형 전자 부품.
  12. 제11항에 있어서,
    상기 제1 유기층은 상기 제1 접속부에서 상기 제1 도전성 수지층과 상기 제1 전극층 사이에 배치되며,
    상기 제2 유기층은 상기 제2 접속부에서 상기 제2 도전성 수지층과 상기 제2 전극층 사이에 배치되는
    적층형 전자 부품.
  13. 제1항에 있어서,
    상기 제1 및 제2 유기층은 상기 제1 및 제2 전극층이 배치되지 않은 제1, 제2, 제5 및 제6 면을 모두 덮도록 연장되어 배치되어 서로 연결되는
    적층형 전자 부품.
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