KR20230123310A - 적층형 전자 부품 - Google Patents

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KR20230123310A
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internal electrodes
layer
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최형종
이충열
원광연
안소정
성우경
박명준
이종호
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Abstract

본 발명의 일 실시 형태는, 복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디; 상기 바디에 배치되어 상기 복수의 내부 전극과 접속되는 전극층 및 상기 전극층 상에 배치되는 도전성 수지층을 포함하는 외부 전극;을 포함하고, 상기 전극층은 아일랜드 영역을 포함하는, 적층형 전자 부품을 제공한다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품 중 하나인 적층형 세라믹 커패시터(Multi-layered Ceramic Capacitor, MLCC)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층형 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 전자 장치의 부품이 소형화됨에 따라, 적층형 세라믹 커패시터의 소형화 및 고용량화에 대한 요구가 증가되고 있다.
이러한 흐름에 따라, 적층형 세라믹 커패시터의 사이즈가 점차 작아지고 있고, 작은 규모에서 고용량을 구현하기 위해 동일 부피에서의 유전체의 유효 부피율이 높아지면서 상대적으로 전극의 두께가 더욱 얇아지고 있다.
그런데, 적층형 세라믹 커패시터의 경우, 기판의 변형이나 진동에 의한 휨 크랙이 발생할 수 있다. 이 때, 적층형 세라믹 커패시터에 있어서, 적층체의 표면에 금속 외부 전극이 구현된 제품은 표면에 균열이 발생할 수 있고, 이러한 균열은 수분에 의한 절연 저항의 저하나, 내부 전극의 단락 등 신뢰성 저하의 요인이 되고 있다.
본 발명의 여러 목적 중 하나는, 적층형 전자 부품의 휨 강도를 개선시키는 것이다.
또한, 본 발명의 또 다른 여러 목적 중 하나는, 외부 환경에 의한 열적 및 기계적 스트레스를 감소시킴으로써, 기판의 변경 등에 의한 휨 크랙의 발생을 예방하는 것이다.
다만, 본 발명의 목적은 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는,
복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디;
상기 바디에 배치되어 상기 복수의 내부 전극과 접속되는 전극층 및 상기 전극층 상에 배치되는 도전성 수지층을 포함하는 외부 전극;을 포함하고,
상기 전극층은 아일랜드 영역을 포함하는, 적층형 전자 부품을 제공한다.
본 발명의 여러 효과 중 하나는, 휨 강도가 개선된 적층형 전자 부품을 제공하는 것이다.
또한, 본 발명의 또 다른 여러 효과중 하나는, 외부 환경에 의한 열적 및 기계적 스트레스를 감소시킴으로써, 기판의 변경 등에 의한 휨 크랙의 발생을 방지한 적층형 전자 부품을 제공하는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점 및 효과는 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 적층형 전자 부품의 제작을 위하여, 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향 또는 길이방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층형 전자 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 복수의 내부 전극(121, 122) 및 상기 복수의 내부 전극 사이에 배치된 유전체층(111)을 포함하는 바디(110); 및 상기 바디에 배치되어 상기 복수의 내부 전극과 접속되는 전극층(132a, 132b) 및 상기 전극층 상에 배치되는 도전성 수지층(133a, 133b)을 포함하는 외부 전극(200, 300);을 포함한다.
바디(110)는 복수의 내부 전극(121, 122) 및 상기 복수의 내부 전극 사이에 배치된 유전체층(111)을 포함한다. 상기 바디에 있어서, 유전체층(111) 및 내부 전극(121, 122)은 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
내부 전극(121, 122)은 유전체층(111)과 두께 방향(Z 방향)으로 번갈아 배치될 수 있다. 내부 전극은 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되고, 바디(110)의 제3 면 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 각각 바디의 길이 방향(X 방향)의 양 단면인 제3 면(3) 및 제4 면(4)으로 교번하여 노출되어, 제1 및 제2 외부 전극(200, 300)으로 각각 노출될 수 있다. 제1 내부 전극(121)은 제2 외부 전극(300)과는 연결되지 않고 제1 외부 전극(200)과 연결된다. 또한, 제2 내부 전극(122)은 제1 외부 전극(200)과는 연결되지 않고 제2 외부 전극(300)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
이 때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않고, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료, 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있고, 본 발명이 이에 한정되는 것은 아니다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
한편, 내부 전극(121, 122)의 평균 두께(te)는 특별히 한정할 필요가 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 위해, 내부 전극(121, 122)의 평균 두께(te)는 100㎚~1.5㎛ 범위일 수 있다.
전술한 내부 전극(121, 122)의 평균 두께(te)의 측정 방법에 대해서는 특별히 한정하지 않는다. 다만, 일례로서, 내부 전극(121, 122)의 평균 두께(te)는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부 전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
바디(110)는 바디(110)의 내부에 배치되고, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(A)와 상기 용량 형성부(A)의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않고, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있고, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20㎛ 이하일 수 있다.
또한, 상기 용량 형성부(A)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향(Y) 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
혹은, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
외부 전극(200, 300)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다.
도 2에 도시된 형태와 같이, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(200, 300)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(200, 300)을 갖는 구조를 설명하고 있지만, 외부 전극(200, 300)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
본 발명에 따른 적층형 전자 부품(100)에 있어서, 외부 전극(200, 300)은, 도 2에 나타낸 바와 같이, 상기 바디에 배치되어 상기 복수의 내부 전극과 접속되는 전극층(132a, 132b); 및 상기 전극층 상에 배치되는 도전성 수지층(133a, 133b);을 포함한다.
일반적으로, 휨 강도를 향상시키기 위해, 도전성 금속 입자를 포함하는 수지를 이용하여 적층형 전자 부품의 외부 전극을 형성한다. 이를 통해, 외부 환경에 의한 열적 및 기계적 스트레스를 수지의 연성에 의해 감소시킬 수 있고, 기판의 변경 등에 의한 휨 크랙을 예방할 수 있다.
그런데, 외부 전극에 사용되는 수지의 경우, 통상 높은 수분 투과도로 인해 내습 신뢰성이 취약할 우려가 있다. 이를 방지하기 위해, 종래에는 바디의 내부 전극 상에, 외부 전극으로서 니켈(Ni) 외부 전극을 배치하고, 이러한 니켈 외부 전극 상에 니켈(Ni)-주석(Sn) 합금층과 주석(Sn) 금속 입자를 포함하는 도전성 수지층이 차례로 존재하는 외부 전극이 개발되었다.
그러나, 이러한 종래 기술의 경우, 외부 전극에서의 전기적 연결성을 확보하기 위해, 도전성 수지층에 포함되는 주석(Sn)과 하지의 니켈(Ni)이 합금을 형성해야 한다. 그런데, 니켈(Ni)-주석(Sn) 합금을 형성하기 위해서는, 400℃ 이상에서의 고온 열처리가 필수적이고, 이러한 고온 열처리의 경우, 적측형 전자 부품의 소체에 열팽창에 의한 크랙을 유발함과 동시에, 생산성을 낮추는 단점이 있다.
이에, 본 발명자들은 전술한 종래 기술의 문제점을 해결하기 위해 예의 연구를 행한 결과, 상기 전극층(132a, 132b)이 아일랜드 영역을 포함하도록 구성함으로써, 도전성 수지층(133a, 133b)에 포함되는 도전성 금속 입자와, 하지의 전극층(131a, 131b)과의 전기적 연결성을 400℃ 이하(혹은, 400℃ 미만)의 온도에서의 경화 처리로 확보 가능함을 발견하였다.
다시 말해, 상기 외부 전극에 포함되는 전극층(132a, 132b)은, 도 2에 도시한 바와 같이, 상기 전극층의 하부에 구비되는 층(예를 들어, 하지 전극층(131a, 131b))을 커버하되, 하부에 구비되는 층의 표면 중 일부를 노출시키도록 구비된다.
이 때, 본 발명의 일 실시형태에 따르면, 전극층(132a, 132b)은 도전성 금속으로서, 구리(Cu)를 포함할 수 있다. 전극층 내 포함되는 도전성 금속으로서, 구리(Cu)를 이용함으로써, 400℃ 이하의 낮은 경화 온도에서 주석(Sn) 및 에폭시 수지와 전기적 연결성을 구현 가능할 수 있다. 뿐만 아니라, 구리(Cu)는 하지 전극층(131a, 131b) 내 포함되는 도전성 금속(예를 들어, 니켈(Ni)) 대비 소성 변형 특성이 크므로, 열적 및 기계적 스트레스를 감소시킬 수 있다.
전술한 전극층(132a, 132b)는 구리(Cu)와 같은 도전성 금속을 포함하는 재료를 전해 도금, 무전해 도금, 스퍼터링, 스프레이 방식 등의 다양한 방법을 활용하여 구현할 수 있다. 일례로서, 도 2와 같이, 전극층(132a, 132b)이 아일랜드 영역을 포함하도록 형성시키기 위해서는, 용매에 분산된 구리 나노 입자(Cu nano-particles)을 사용하여 솔겔(sol-gel)법, 스프레이 코팅법, 또는 디핑(dipping)법을 통해 도포 후 용매를 제거하여 구리 아일랜드(Cu island)층을 형성할 수 있다. 이렇듯, 나노 입자를 사용하여 전극층(132a, 132b)을 형성 시, 표면적이 넓어지는 효과가 있고, 이로 인해 도전성 수지층(133a, 133b)과의 접촉 면적이 커질 수 있다. 따라서, 이러한 나노 입자를 사용 시, 표면 에너지가 높아서 도전성 수지층 내 주석 금속과 잘 반응하여 금속간 화합물을 형성하여, 계면 접착력의 향상에 유리하다. 예를 들어, 1005 사이즈 머릿면 기준(500×500 ㎛2)으로, 500㎚ Cu 나노 입자(nano-particle) 도포(코팅)할 경우, 머릿면 표면에 50% 이상의 나노 입자(nano-particle)가 분포 시 기존 Cu 외부전극 도포했을 때 보다 접합하는 표면적이 증가하는 효과를 얻을 수 있다. 뿐만 아니라, 머릿면 표면에 70% 이상 입자들이 분포 시 수지층과 접촉할 수 있는 표면적이 reference 대비 (Cu 외부 전극 단일층) 40% 증가한다.
본 발명의 일 실시형태에 따르면, 상기 외부 전극이 구비되는 바디의 표면 중 전극층이 형성된 영역의 비율은, 50% 이상(혹은, 50% 이상 100% 미만, 보다 바람직하게는 50% 이상 70% 이하)일 수 있다. 상기 외부 전극이 구비되는 바디의 표면 중 전극층이 형성된 영역의 비율이 50% 미만이면, 하부 Ni 및 상부 수지 전극과의 접촉면적이 감소하므로 ESR 증가하는 문제가 생길 수 있다. 혹은, 상기 외부 전극이 구비되는 바디의 표면 중 전극층이 형성된 영역의 비율이 70%를 초과하면 코팅 작업을 수회 반복해야 해서 작업성이 떨어질 여지가 있고, 분산 안정성이 낮은 고농도 Cu 나노 입자(nano-particle) 용액을 사용해야 하는 문제가 생길 수 있다.
이 때, 전술한 상기 외부 전극이 구비되는 바디의 표면 중 전극층이 형성된 영역의 비율에 대한 한가지 측정 방법으로는, 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 외부 전극(200, 300)에 대하여, 외부 전극이 구비되는 바디의 표면 전체 길이 중 전극층이 형성된 영역의 길이 비율을 측정함으로써 구할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 전술한 바디(110)와 전극층(132a, 132b)의 사이에, 하지 전극층(131a, 131b)를 더 포함할 수 있다. 이 때, 상기 하지 전극층(131a, 131b)은 도전성 금속으로서, 예를 들어 니켈(Ni)을 포함할 수 있다.
이렇듯, 전극층(132a, 132b)에 포함되는 도전성 금속으로서 구리(Cu)를 사용하고, 하지 전극층(131a, 131b)에 포함되는 도전성 금속으로서 니켈(Ni)을 사용함으로써, 크랙 발생을 예방하여 휨 강도를 개선할 수 있고, 열적 및 기계적 스트레스에 의한 결함의 발생을 최소화할 수 있다.
따라서, 전술한 하지 전극층(131a, 131b)이 구비되는 경우로서, 상기 전극층(132a, 132b)은 도 2에 도시한 바와 같이, 하부에 구비되는 상기 하지 전극층(131a, 131b)을 커버하되, 상기 아일랜드 영역은 상기 하지 전극층의 표면 중 일부를 노출시키도록 구비될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 하지 전극층(131a, 131b)은 적층형 전자 부품을 제조하기 위한 미소성의 적층체의 양단면에 도전성 금속(예를 들어, Ni)을 포함하는 도전성 페이스트를 도공한 후, 이를 일체로 소성함으로써 얻을 수 있다.
본 발명의 일 실시형태에 따르면, 전술한 하지 전극층(131a, 131b)이 구비되는 경우로서, 상기 하지 전극층(131a, 131b)의 표면 중 상기 전극층(132a, 132b)이 형성된 영역의 비율은 50% 이상(혹은, 50% 이상 100% 미만, 보다 바람직하게는 50% 이상 70% 이하)일 수 있다. 상기 상기 하지 전극층(131a, 131b)의 표면 중 상기 전극층(132a, 132b)이 형성된 영역의 비율이 50% 미만이면, 하부 Ni 및 상부 수지 전극과의 접촉면적이 감소하므로 ESR 증가하는 문제가 생길 수 있다. 상기 상기 하지 전극층(131a, 131b)의 표면 중 상기 전극층(132a, 132b)이 형성된 영역의 비율이 70%를 초과하면, 코팅 작업을 수회 반복 해야해서 작업성이 떨어지며, 분산 안정성이 낮은 고농도 Cu 나노 입자(nano-particle) 용액을 사용해야 하는 문제가 생길 수 있다.
이 때, 전술한 상기 하지 전극층(131a, 131b)의 표면 중 상기 전극층(132a, 132b)이 형성된 영역의 비율에 대한 한가지 측정 방법으로는, 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 외부 전극(200, 300)에 대하여, 하지 전극층(131a, 131b)의 표면 전체 길이 중 중 상기 전극층(132a, 132b)이 형성된 영역의 길이 비율을 측정함으로써 구할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 아일랜드의 평균 직경은 0.3~1㎛일 수 있다. 상기 아일랜드의 평균 직경이 0.3㎛ 미만이면, 에폭시 경화 온도에서 Cu 나노 입자(nano-particle)들이 쉽게 뭉쳐 접촉면적 감소로 인한 ERS 증가하는 문제가 생길 수 있다. 반면, 상기 아일랜드의 평균 직경이 1㎛를 초과하면, 접촉성을 확보하기 위해 경화 온도를 높여야 하는 문제가 생길 수 있다.
이 때, 상기 아일랜드의 평균 직경에 대한 한가지 측정 방법으로는, 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출되는 임의의 10개 아일랜드에 대하여 측정된 각 아일랜드의 최대 직경에 대한 평균값을 구함으로써 측정 가능하다.
또한, 본 발명의 일 실시형태에 따르면, 상기 전극층의 평균 두께는 0.3~1㎛일 수 있다. 상기 전극층의 평균 두께가 0.3㎛ 미만이면, 400℃ 이하 경화온도에서 ESR 증가의 문제가 생길 수 있다. 반면, 상기 전극층의 평균 두께가 1㎛ 초과이면, 경화 온도를 높게 해야 하는 문제가 생길 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 하지 전극층의 평균 두께는 2~20㎛일 수 있다. 상기 하지 전극층의 평균 두께가 2㎛ 미만이면, 내부 전극과의 접촉성에 문제가 생길 수 있다. 반면, 상기 하지 전극층의 평균 두께가 20㎛를 초과이면, 유효 부피가 감소하는 문제가 생길 수 있다.
전술한 전극층의 평균 두께 및 하지 전극층의 평균 두께에 대한 측정 방법은 별도로 한정하지 않는다. 다만, 일례로서, 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정 가능하다.
예를 들어, 도 2와 같이, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출되는 임의의 등간격인 10개 지점에서 전극층에 대한 각 두께의 평균값을 구하거나, 임의의 등간격인 10개 지점에서 하지 전극층에 대한 각 두께의 평균값을 구함으로써 측정 가능하다.
본 발명의 일 실시형태에 따르면, 상기 도전성 수지층(133a, 133b)은 도전성 금속 입자를 포함할 수 있고, 상기 도전성 금속 입자는 주석(Sn)일 수 있다. 도전성 수지층(133a, 133b)에 주석 금속 입자와 수지를 사용함으로써, 휨 응력에 내성이 있는 칩을 제작할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 도전성 수지층(133a, 133b)은 전술한 하지 전극층(131a, 131b) 상에, 전술한 전극층(132a, 132b)을 순차로 형성한 후, 도전성 금속 입자로서 주석을 포함하는 수지 페이스트를 도공한 후, 이를 400℃ 이하(혹은, 400℃ 미만)의 온도에서의 경화 처리함으로써 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 도전성 수지층 내 포함되는 상기 도전성 금속 입자의 평균 입경은 0.3~1㎛일 수 있다. 상기 도전성 금속 입자의 평균 입경이 0.3㎛ 미만이면, 금속 입자들끼리 쉽게 뭉쳐 접촉 면적이 낮아지는 문제가 생길 수 있다. 반면, 상기 도전성 금속 입자의 평균 입경이 1㎛ 초과이면, 높은 경화 온도가 요구되는 문제가 생길 수 있다.
상기 도전성 수지층 내 포함되는 상기 도전성 금속 입자의 평균 입경의 한가지 측정 방법으로는, 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이, 바디(110)의 Y 방향(폭 방향)의 중앙부에서 절단한 X 및 Z 방향(길이 및 두께 방향) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출되는 도전성 수지층 내 포함되는 임의의 10개의 도전성 금속 입자에 대한 각 최대 입경의 평균값을 구함으로써 측정 가능하다.
또한, 본 발명의 일 실시형태에 따르면, 상기 도전성 수지층의 평균 두께는 2~30㎛일 수 있다. 상기 도전성 수지층의 평균 두께가 2㎛ 미만이면, 고착 강도 및 휨강도에 문제가 생길 수 있다. 상기 도전성 수지층의 평균 두께가 30㎛ 초과이면, 칩 사이즈가 증가하여 유효 부피 제한 문제가 생길 수 있다. 상기 도전성 수지층의 평균 두께에 대한 측정 방법을 특별히 한정하지 않는다. 다만, 일례로서, 전술한 전극층의 평균 두께 및 하지 전극층의 평균 두께의 측정 방법과 동일한 측정 방법으로 측정 가능하다.
또한, 본 발명의 일 실시형태에 따르면, 상기 전극층(132a, 132b)과 상기 도전성 수지층(133a, 133b) 사이에, 구리-주석 합금층(151a, 151b)을 더 포함할 수 있다. 니켈 외부 전극(131a, 131b)과, 주석 및 수지를 포함하는 도전성 수지층(133a, 133b)과의 사이에 구리를 포함하는 전극층(132a, 132b)을 삽입함으로써 후술하는 구리-주석 합금층(151a, 151b)을 형성할 수 있다. 이렇듯, 구리-주석 합금층(151a, 151b)을 형성시킴으로써, 수지의 높은 수분 투과도에 의한 내습 신뢰성의 열화 현상을 개선할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 구리-주석 합금층의 평균 두께는 2~30㎛일 수 있다. 상기 구리-주석 합금층의 평균 두께가 2㎛ 미만이면, 고착 강도 및 휨 강도에 문제가 생길 수 있다. 상기 구리-주석 합금층의 평균 두께가 30㎛ 초과이면, 칩 사이즈가 증가하여 유효 부피 제한 문제가 생길 수 있다.
이 때, 상기 구리-주석 합금층의 평균 두께에 대한 측정방법에 대해서는 특별히 한정하지 않는다. 다만, 일례로서, 전술한 도전성 수지층의 평균 두께의 측정 방법과 동일한 방법으로 측정 가능하다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402 (길이Х폭, 0.4 ㎜Х0.2㎜) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 0.44㎜ 이하이고, 폭이 0.22㎜ 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112: 상부 커버부
113: 하부 커버부
121, 122: 내부 전극
131a, 131b: 하지 전극층
132a, 132b: 전극층
133a, 133b: 도전성 수지층
141a, 142a: 도전성 금속 입자
151a, 151b: 구리-주석 합금층
200, 300: 외부 전극

Claims (16)

  1. 복수의 내부 전극 및 상기 복수의 내부 전극 사이에 배치된 유전체층을 포함하는 바디;
    상기 바디에 배치되어 상기 복수의 내부 전극과 접속되는 전극층 및 상기 전극층 상에 배치되는 도전성 수지층을 포함하는 외부 전극;을 포함하고,
    상기 전극층은 아일랜드 영역을 포함하는, 적층형 전자 부품.
  2. 제 1 항에 있어서,
    상기 전극층은 구리를 포함하는, 적층형 전자 부품.
  3. 제 1 항에 있어서,
    상기 외부 전극이 구비되는 바디의 표면 중 전극층이 형성된 영역의 비율은 50% 이상인, 적층형 전자 부품.
  4. 제 1 항에 있어서,
    상기 바디와 상기 전극층의 사이에, 하지 전극층을 더 포함하는, 적층형 전자 부품.
  5. 제 4 항에 있어서,
    상기 하지 전극층은 니켈을 포함하는, 적층형 전자 부품.
  6. 제 4 항에 있어서,
    상기 전극층은 상기 하지 전극층을 커버하되, 상기 아일랜드 영역은 상기 하지 전극층의 표면 중 일부를 노출시키는, 적층형 전자 부품.
  7. 제 4 항에 있어서,
    상기 하지 전극층의 표면 중 상기 전극층이 형성된 영역의 비율은 50% 이상인, 적층형 전자 부품.
  8. 제 1 항에 있어서,
    상기 아일랜드의 평균 직경은 0.3~1㎛인, 적층형 전자 부품.
  9. 제 1 항에 있어서,
    상기 전극층의 평균 두께는 0.3~1㎛인, 적층형 전자 부품.
  10. 제 4 항에 있어서,
    상기 하지 전극층의 평균 두께는 2~20㎛인, 적층형 전자 부품.
  11. 제 1 항에 있어서,
    상기 도전성 수지층은 도전성 금속 입자를 포함하는, 적층형 전자 부품.
  12. 제 11 항에 있어서,
    상기 도전성 금속 입자는 주석인, 적층형 전자 부품.
  13. 제 11 항에 있어서,
    상기 도전성 금속 입자의 평균 입경은 0.3~1㎛인, 적층형 전자 부품.
  14. 제 1 항에 있어서,
    상기 도전성 수지층의 평균 두께는 2~30㎛인, 적층형 전자 부품.
  15. 제 1 항에 있어서,
    상기 전극층과 상기 도전성 수지층 사이에, 구리-주석 합금층을 더 포함하는, 적층형 전자 부품.
  16. 제 15 항에 있어서,
    상기 구리-주석 합금층의 평균 두께는 2~30㎛인, 적층형 전자 부품.
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