KR20230130400A - 적층형 전자 부품 및 그 제조방법 - Google Patents

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KR20230130400A
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Abstract

본 발명의 일 실시예에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되는 제1 기초 전극층, 상기 제1 기초 전극층 상에 배치되는 제1 중간 전극층, 상기 제1 중간 전극층 상에 배치되며 상기 제1 및 제2 면으로 연장되어 배치되는 제1 도전성 수지층을 포함하는 제1 외부 전극; 및 상기 제4 면에 배치되는 제2 기초 전극층, 상기 제2 기초 전극층 상에 배치되는 제2 중간 전극층, 상기 제2 중간 전극층 상에 배치되며 상기 제1 및 제2 면으로 연장되어 배치되는 제2 도전성 수지층을 포함하는 제2 외부 전극; 을 포함하고, 상기 제1 및 제2 기초 전극층은 글라스 및 Ni을 포함하며, 상기 제1 및 제2 중간 전극층은 Sn 및 Ni을 포함하는 합금을 포함하고, 상기 제1 및 제2 도전성 수지층은 수지 및 금속을 포함할 수 있다.

Description

적층형 전자 부품 및 그 제조방법{MULTILAYER ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층형 전자 부품 및 그 제조방법에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다. 또한, 최근 flexible/foldable device가 개발되고 대중화 됨에 따라 이들 기기에 사용되는 MLCC에도 다양한 기능이 요구되고 있다. 이를 위해, MLCC는 동일 크기에서 기존보다 훨씬 높은 용량이 요구되고 있으며, 동시에 리플로우(reflow) 열처리 과정에서 발생할 수 있는 실장 크랙 및 실장 후 기판에 가해지는 응력에 의한 휨 크랙을 방지할 수 있어야 한다.
또한, 고온에서도 MLCC의 특성의 변화가 없으며, 신뢰성을 보증할 수 있는 MLCC의 개발이 요구되고 있다. 고온에서의 신뢰성 열화 현상은 도금 과정 중 발생하는 수소에 의한 영향을 받게 되는데, 이를 방지하기 위해서는 도금 중 발생하는 수소가 바디 내부로 침투하는 것을 최대한 방지할 수 있는 기술이 필요하다.
본 발명의 여러 목적 중 하나는 고온 신뢰성이 향상된 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 실장 크랙 및 휨 크랙의 발생이 억제된 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 기초 전극층과 도전성 수지층 간의 물리적 연결성 및 전기적 연결성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 방사 크랙의 발생이 억제된 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제3 면에 배치되는 제1 기초 전극층, 상기 제1 기초 전극층 상에 배치되는 제1 중간 전극층, 상기 제1 중간 전극층 상에 배치되며 상기 제1 및 제2 면으로 연장되어 배치되는 제1 도전성 수지층을 포함하는 제1 외부 전극; 및 상기 제4 면에 배치되는 제2 기초 전극층, 상기 제2 기초 전극층 상에 배치되는 제2 중간 전극층, 상기 제2 중간 전극층 상에 배치되며 상기 제1 및 제2 면으로 연장되어 배치되는 제2 도전성 수지층을 포함하는 제2 외부 전극; 을 포함하고, 상기 제1 및 제2 기초 전극층은 글라스 및 Ni을 포함하며, 상기 제1 및 제2 중간 전극층은 Sn 및 Ni을 포함하는 합금을 포함하고, 상기 제1 및 제2 도전성 수지층은 수지 및 금속을 포함할 수 있다.
본 발명의 일 실시예에 따른 적층형 전자 부품의 제조방법은 유전체층 및 내부 전극을 포함하는 바디를 준비하는 단계; 글라스 및 Ni을 포함하는 시트에 상기 바디를 압착하여 상기 시트를 바디에 부착시킨 후 소성하여 기초 전극층을 형성하는 단계; 상기 기초 전극층 상에 Sn 도금층을 형성하는 단계; 상기 Sn 도금층이 형성된 바디를 수지 및 도전성 금속을 포함하는 페이스트에 딥핑하여 상기 1차 Sn 도금층 상에 상기 페이스트를 도포하는 단계; 및 상기 페이스트가 도포된 바디를 열처리하여 외부 전극을 형성하는 단계; 를 포함하고, 상기 외부 전극은 상기 바디 상에 배치되는 기초 전극층, 상기 기초 전극층 상에 배치되는 중간 전극층 및 상기 중간 전극층 상에 배치되는 도전성 수지층을 포함하며, 상기 외부 전극의 기초 전극층은 글라스 및 Ni을 포함하고, 상기 중간 전극층은 Sn 및 Ni을 포함하는 합금을 포함하고, 상기 도전성 수지층은 수지 및 금속을 포함할 수 있다.
본 발명의 여러 효과 중 하나는 기초 전극층과 도전성 수지층 사이에 Sn 및 Ni을 포함하는 합금을 포함하는 중간 전극층을 배치함으로써, 수소가 바디 내부로 침투하는 것을 억제시킨 것이다.
본 발명의 여러 효과 중 하나는 기초 전극층과 도전성 수지층 사이에 Sn 및 Ni을 포함하는 합금을 포함하는 중간 전극층을 배치함으로써, 기초 전극층과 도전성 수지층 간의 물리적 연결성 및 전기적 연결성을 향상시킨 것이다.
본 발명의 여러 효과 중 하나는 실장 크랙 및 휨 크랙의 발생을 억제한 것이다.
본 발명의 여러 효과 중 하나는 방사 크랙의 발생을 억제한 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 도 1의 II-II`에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 적층형 전자 부품의 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 K1 영역을 확대한 확대도이다.
도 6은 도 2의 K2 영역을 확대한 확대도이다.
도 7은 본 발명의 일 변형예에 따른 외부 전극에 대한 확대도로 도 2의 K2 영역에 대응하는 영역을 확대한 확대도이다.
도 8은 본 발명의 다른 변형예에 따른 외부 전극에 대한 확대도로 도 2의 K2 영역에 대응하는 영역을 확대한 확대도이다.
도 9는 기초 전극층을 형성하는 단계를 설명하기 위한 도면이다.
도 10은 페이스트를 도포하는 단계를 설명하기 위한 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 도 1의 II-II`에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 적층형 전자 부품의 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 K1 영역을 확대한 확대도이다.
도 6은 도 2의 K2 영역을 확대한 확대도이다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 유전체층(111), 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제3 면에 배치되는 제1 기초 전극층(131a), 상기 제1 기초 전극층 상에 배치되는 제1 중간 전극층(131b), 상기 제1 중간 전극층 상에 배치되며 상기 제1 및 제2 면으로 연장되어 배치되는 제1 도전성 수지층(131c)을 포함하는 제1 외부 전극(131); 및 상기 제4 면에 배치되는 제2 기초 전극층(132a), 상기 제2 기초 전극층 상에 배치되는 제2 중간 전극층(132b), 상기 제2 중간 전극층 상에 배치되며 상기 제1 및 제2 면으로 연장되어 배치되는 제2 도전성 수지층(132c)을 포함하는 제2 외부 전극(132); 을 포함하고, 상기 제1 및 제2 기초 전극층(131a, 132a)은 글라스 및 Ni을 포함하며, 상기 제1 및 제2 중간 전극층(131b, 132b)은 Sn 및 Ni을 포함하는 합금을 포함하고, 상기 제1 및 제2 도전성 수지층(131c, 132c)은 수지 및 금속을 포함할 수 있다.
실장 크랙 및 휨 크랙의 발생을 억제하기 위하여, 바디 상에 금속 및 글라스를 포함하는 기초 전극층을 배치하고, 상기 기초 전극층 상에 금속 및 수지를 포함하는 도전성 수지층을 배치한 2층 구조의 외부 전극을 적용할 수 있다.
그러나, 상기 2층 구조의 외부 전극은 기초 전극층과 도전성 수지층 간의 결합력이 불충분하여 리플로우(reflow) 열처리 등의 고온 공정을 거치면서 기초 전극층과 도전성 수지층 간의 박리가 발생할 수 있으며, 등가직렬저항(ESR)이 증가될 우려가 있었다. 또한, 상기 2층 구조의 외부 전극은 도금 중 발생하는 수소가 바디 내부로 침투하는 것을 억제하기 어려워 고온 신뢰성이 저하되는 문제가 발생할 수 있었다.
이에 본 발명에서는 기초 전극층(131a, 132a)과 도전성 수지층(131c, 132c) 사이에 Sn 및 Ni을 포함하는 합금을 포함하는 중간 전극층(131b, 132b)을 배치함으로써, 수소가 바디 내부로 침투하는 것을 억제하고, 기초 전극층(131a, 132a)과 도전성 수지층(131c, 132c) 간의 물리적 연결성 및 전기적 연결성을 향상시켜 상기 2층 구조의 외부 전극이 가지는 문제점을 해결하고자 하였다.
이하, 본 발명의 일 실시예에 따른 적층형 전자 부품(100)의 각 구성별로 상세히 설명하도록 한다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
일 실시예에서, 바디(110)는 제1 면과 제3 면을 연결하는 제1-3 코너(c1-3), 상기 제1 면과 제4 면을 연결하는 제1-4 코너(c1-4), 상기 제2 면과 제3 면을 연결하는 제2-3 코너(c2-3), 상기 제2 면과 제4 면을 연결하는 제2-4 코너(c2-4)를 포함하며, 상기 제1-3 코너 및 제2-3 코너는 상기 제3 면에 가까워질수록 상기 바디의 제1 방향 중앙으로 수축된 형태를 가지고, 상기 제1-4 코너 및 제2-4 코너는 상기 제4 면에 가까워질수록 상기 바디의 제1 방향 중앙으로 수축된 형태를 가질 수 있다.
유전체층(111) 상에 내부 전극(121, 122)이 배치되지 않은 마진 영역이 중첩됨에 따라 내부 전극(121, 122) 두께에 의한 단차가 발생하여 제1 면과 제3 내지 제5 면을 연결하는 코너 및/또는 제2 면과 제3 내지 제5 면을 연결하는 코너는 제1 면 또는 제2 면을 기준으로 볼 때 바디(110)의 제1 방향 중앙 쪽으로 수축된 형태를 가질 수 있다. 또는, 바디의 소결 과정에서의 수축 거동에 의해 제1 면(1)과 제3 내지 제6 면(3, 4, 5, 6)을 연결하는 코너 및/또는 제2 면(2)과 제3 내지 제6 면(3, 4, 5, 6)을 연결하는 코너는 제1 면 또는 제2 면을 기준으로 볼 때 바디(110)의 제1 방향 중앙 쪽으로 수축된 형태를 가질 수 있다. 또는, 칩핑 불량 등을 방지하기 위하여 바디(110)의 각 면을 연결하는 모서리를 별도의 공정을 수행하여 라운드 처리함에 따라 제1 면과 제3 내지 제6 면을 연결하는 코너 및/또는 제2 면과 제3 내지 제6 면을 연결하는 코너는 라운드 형태를 가질 수 있다.
상기 코너는 제1 면과 제3 면을 연결하는 제1-3 코너, 제1 면과 제4 면을 연결하는 제1-4 코너, 제2 면과 제3 면을 연결하는 제2-3 코너, 제2 면과 제4 면을 연결하는 제2-4 코너를 포함할 수 있다. 또한, 코너는 제1 면과 제5 면을 연결하는 제1-5 코너, 제1 면과 제6 면을 연결하는 제1-6 코너, 제2 면과 제5 면을 연결하는 제2-5 코너, 제2 면과 제6 면을 연결하는 제2-6 코너를 포함할 수 있다. 바디(110)의 제1 내지 제6 면은 대체로 평탄한 면일 수 있으며, 평탄하지 않은 영역을 코너로 볼 수 있다. 이하, 각 면의 연장선이란 각 면의 평탄한 부분을 기준으로 연장한 선을 의미할 수 있다.
한편, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 제3 방향(폭 방향)으로 적층하여 마진부(114, 115)를 형성하는 경우에는 제1 면과 제5 및 제6 면을 연결하는 부분 및 제2 면과 제5 및 제6 면을 연결하는 부분이 수축된 형태를 가지지 않을 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3 (0<x<1), Ba(Ti1-yCay)O3 (0<y<1), (Ba1-xCax)(Ti1-yZry)O3 (0<x<1, 0<y<1)또는 Ba(Ti1-yZry)O3 (0<y<1) 등을 들 수 있다.
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 평균 두께(td)는 특별히 한정할 필요는 없다.
다만, 일반적으로 유전체층을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.35μm 이하인 경우에는 신뢰성이 저하될 우려가 있었다.
본 발명의 일 실시예에 따르면, 기초 전극층과 도전성 수지층 사이에 Sn 및 Ni을 포함하는 합금을 포함하는 중간 전극층을 배치함으로써 신뢰성을 향상시킬 수 있기 때문에, 유전체층(111)의 평균 두께가 0.35μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
따라서, 유전체층(111)의 평균 두께가 0.35μm 이하인 경우에 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
상기 유전체층(111)의 평균 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 상기 용량 형성부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
커버부(112, 113)는 상기 용량 형성부(Ac)의 제1 방향 상부에 배치되는 상부 커버부(112) 및 상기 용량 형성부(Ac)의 제1 방향 하부에 배치되는 하부 커버부(113)를 포함할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 평균 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 평균 두께(tc)는 15μm 이하일 수 있다. 또한, 본 발명의 일 실시예에 따르면, 기초 전극층과 도전성 수지층 사이에 Sn 및 Ni을 포함하는 합금을 포함하는 중간 전극층을 배치함으로써 신뢰성을 향상시킬 수 있기 때문에, 커버부(112, 113)의 평균 두께(tc)가 15μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
커버부(112, 113)의 평균 두께(tc)는 제1 방향 크기를 의미할 수 있으며, 용량 형성부(Ac)의 상부 또는 하부에서 등간격의 5개 지점에서 측정한 커버부(112, 113)의 제1 방향 크기를 평균한 값일 수 있다.
또한, 상기 용량 형성부(Ac)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 제1 마진부(114)와 제6 면(6)에 배치된 제2 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 바디(110)의 폭 방향 양 단면(end surfaces)에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면(cross-section)에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 제3 방향(폭 방향)으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
한편, 마진부(114, 115)의 폭은 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 마진부(114, 115)의 평균 폭은 15μm 이하일 수 있다. 또한, 본 발명의 일 실시예에 따르면, 기초 전극층과 도전성 수지층 사이에 Sn 및 Ni을 포함하는 합금을 포함하는 중간 전극층을 배치함으로써 신뢰성을 향상시킬 수 있기 때문에, 마진부(114, 115)의 평균 폭이 15μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
마진부(114, 115)의 평균 폭은 마진부(114, 115)의 제3 방향 평균 크기를 의미할 수 있으며, 용량 형성부(Ac)의 측면에서 등간격의 5개 지점에서 측정한 마진부(114, 115)의 제3 방향 크기를 평균한 값일 수 있다.
내부 전극(121, 122)은 유전체층(111)과 교대로 적층될 수 있다.
내부 전극(121, 122)은 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 내부 전극(121, 122)의 평균 두께(te)는 특별히 한정할 필요는 없다.
다만, 일반적으로 내부 전극을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 내부 전극의 두께가 0.35μm 이하인 경우에는 신뢰성이 저하될 우려가 있었다.
본 발명의 일 실시예에 따르면, 기초 전극층과 도전성 수지층 사이에 Sn 및 Ni을 포함하는 합금을 포함하는 중간 전극층을 배치함으로써 신뢰성을 향상시킬 수 있기 때문에, 내부 전극(121, 122)의 평균 두께가 0.35μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
따라서, 내부 전극(121, 122)의 두께가 평균 0.35μm 이하인 경우에 본 발명에 따른 효과가 보다 현저해질 수 있으며, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다.
상기 내부 전극(121, 122)의 평균 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 내부 전극을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치될 수 있다. 외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
제1 외부 전극(131)은 상기 제3 면에 배치되는 제1 기초 전극층(131a), 상기 제1 기초 전극층 상에 배치되는 제1 중간 전극층(131b), 상기 제1 중간 전극층 상에 배치되며 상기 제1 및 제2 면으로 연장되어 배치되는 제1 도전성 수지층(131c)을 포함할 수 있으며, 제2 외부 전극(132)은 상기 제4 면에 배치되는 제2 기초 전극층, 상기 제2 기초 전극층 상에 배치되는 제2 중간 전극층, 상기 제2 중간 전극층 상에 배치되며 상기 제1 및 제2 면으로 연장되어 배치되는 제2 도전성 수지층을 포함할 수 있다.
제1 및 제2 기초 전극층(131a, 132a)은 Ni 및 글라스를 포함할 수 있다.
기초 전극층(131a, 132a)이 Ni을 포함함에 따라 방사 크랙이 발생하는 것을 억제할 수 있으며, 기초 전극층(131a, 132a)이 글라스를 포함함에 따라 바디(110)와의 결합력을 향상시킬 수 있다.
기초 전극층에 포함된 금속으로 Cu를 사용하고, 내부 전극이 Ni을 포함하는 경우, Ni이 Cu로 확산하는 속도에 비하여 Cu가 Ni로 확산하는 속도가 훨씬 빠르기 때문에, 많은 양의 Cu가 내부 전극 쪽으로 확산됨에 따라 내부 전극의 부피가 팽창하게되고, 이에 따라 방사 크랙이 발생할 우려가 있다.
본 발명에서는 기초 전극층(131a, 132a)이 Ni을 포함함에 따라 기초 전극층(131a, 132a)이 Cu를 포함하는 경우에 비하여 내부 전극의 부피가 팽창하는 것을 억제할 수 있으며, 이에 따라 방사 크랙이 발생하는 것을 억제할 수 있다. 또한, 내부 전극이 Ni 이외의 금속을 포함하는 경우에도, Ag를 제외한 대부분의 금속보다 Cu의 확산 속도가 빠르기 때문에 기초 전극층(131a, 132a)이 Ni을 포함함에 따라 기초 전극층(131a, 132a)이 Cu를 포함하는 경우에 비하여 내부 전극의 부피가 팽창하는 것을 억제할 수 있다.
일 실시예에서, 바디(110)의 제1 방향 중앙에서 측정한 제1 기초 전극층(131a)의 두께를 t1, 바디(110)의 제1 방향 최외각에 배치된 내부 전극에서 측정한 상기 제1 기초 전극층(131a)의 두께를 t1`라 할 때, t1`/t1는 0.7 이상 1.0 이하 일 수 있다. 제1 기초 전극층(131a)이 균일한 두께를 가짐에 따라 제1 기초 전극층의 두께를 얇게 형성할 수 있어 적층형 전자 부품의 단위 부피당 용량을 향상시킬 수 있다. 또한, 제2 기초 전극층(131b)은 제1 기초 전극층(131a)과 제2 방향으로 대칭인 관계일 수 있으므로, 제2 기초 전극층(131b)에도 동일하게 적용할 수 있다.
한편, t1`/t1를 0.7 이상 1.0 이하 로 제어하는 방법은 특별히 한정할 필요는 없다. 예를 들어, 후술하는 바와 같이 Ni 및 글라스를 포함하는 시트를 이용하여 형성함에 따라 t1`/t1를 0.7 이상 1.0 이하 로 제어할 수 있다.
또한, t1 및 t1`는 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면을 주사전자현미경(SEM)으로 2000배 이상의 배율로 관찰하여 측정한 것일 수 있다.
일 실시예에서, 제1 및 제2 기초 전극층(131a, 132a)의 평균 두께는 각각 0.1μm 이상일 수 있다. 즉, 제1 기초 전극층(131a)의 평균 두께는 0.1μm 이상이고, 제2 기초 전극층(132a)의 평균 두께도 0.1μm 이상일 수 있다.
제1 및 제2 기초 전극층(131a, 132a)의 평균 두께가 0.1μm 미만인 경우에는 중간 전극층(131b, 132b)의 Sn이 내부 전극으로 확산되어 적층형 전자 부품의 용량이 저하될 우려가 있다.
제1 및 제2 기초 전극층(131a, 132a)의 평균 두께는 적층형 전자 부품을 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면에서 측정한 것일 수 있으며, 제1 방향으로 균등한 간격을 가지는 5개의 지점에서 측정한 두께를 평균한 값일 수 있다. 또한, 주사전자현미경(SEM)으로 2000배 이상의 배율로 관찰하여 측정한 것일 수 있다.
한편, 제1 및 제2 기초 전극층(131a, 132a)의 평균 두께의 상한은 특별히 한정할 필요는 없다. 예를 들어, 제1 및 제2 기초 전극층(131a, 132a)의 평균 두께는 각각 10μm 이하일 수 있다.
일 실시예에서, 제1 및 제2 기초 전극층(131a, 132a)은 바디의 제1 면의 연장선(E1)과 제2 면의 연장선(E2) 사이에 배치될 수 있다. 이에 따라, 본 발명에 따른 휨 강도 강화 효과가 보다 향상될 수 있으며, 적층형 전자 부품의 사이즈가 커지는 것을 방지하여 단위 부피당 용량을 향상시킬 수 있다.
제1 및 제2 기초 전극층(131a, 132a)이 제1 면의 연장선(E1)을 넘어 제1 면까지 연장되거나, 제2 면의 연장선(E2)을 넘어 제2 면까지 연장되는 경우에는 휨 강도 및 단위 부피당 용량이 저하될 우려가 있다.
일 실시예에서, 바디는 상기 제1 면과 제3 면을 연결하는 제1-3 코너, 상기 제1 면과 제4 면을 연결하는 제1-4 코너, 상기 제2 면과 제3 면을 연결하는 제2-3 코너, 상기 제2 면과 제4 면을 연결하는 제2-4 코너를 포함하며, 상기 제1-3 코너 및 제2-3 코너는 상기 제3 면에 가까워질수록 상기 바디의 제1 방향 중앙으로 수축된 형태를 가지고, 상기 제1-4 코너 및 제2-4 코너는 상기 제4 면에 가까워질수록 상기 바디의 제1 방향 중앙으로 수축된 형태를 가지고, 상기 제1 기초 전극층은 상기 제1-3 코너 및 제2-3 코너로 연장되어 배치되며, 상기 제2 기초 전극층은 상기 제1-4 코너 및 제2-4 코너로 연장되어 배치될 수 있다.
제1 및 제2 기초 전극층(131a, 132a)이 코너를 제1-3 코너 및 제1-4 코너를 넘어 제1 면까지 연장되거나, 제1-4 코너 및 제2-4 코너를 넘어 제2 면까지 연장되는 경우에는 휨 강도 및 단위 부피당 용량이 저하될 우려가 있다.
제1 및 제2 중간 전극층(131b, 132b)은 Sn 및 Ni을 포함하는 합금을 포함할 수 있다.
Sn은 융점이 낮아 150
Figure pat00001
이상 300
Figure pat00002
이하의 저온에서도 기초 전극층에 포함된 금속과 합금을 형성하여 기초 전극층(131a, 132a)과 도전성 수지층(131c, 132c) 간의 물리적 연결성 및 전기적 연결성을 향상시킬 수 있다. 또한, Sn 및 Sn을 포함한 합금은 다른 금속 대비 수소에 대한 투과도(수소확산계수)가 낮기 때문에 수소가 침투하는 것을 방지할 수 있다. 바디(110) 내부로 수소가 확산되게 되면, 유전체층(111)의 환원 반응을 촉진시키게 되어 절연저항의 열화를 일으키는 원인이 될 수 있어 고온 신뢰성이 저하될 수 있다.
따라서, 제1 및 제2 중간 전극층(131b, 132b)은 Sn 및 Ni을 포함하는 합금을 포함함에 따라 수소가 바디 내부로 침투하는 것을 억제하고, 기초 전극층(131a, 132a)과 도전성 수지층(131c, 132c) 간의 물리적 연결성 및 전기적 연결성을 향상시킬 수 있다.
제1 및 제2 중간 전극층(131b, 132b)은 제1 및 제2 기초 전극층(131a, 132a) 상에 Sn 도금층을 배치하고, Sn 도금층 상에 수지 및 금속을 포함하는 페이스트를 도포한 후, 열처리함으로써 Sn 도금층의 Sn이 제1 및 제2 기초 전극층으로 확산하여 제1 및 제2 기초 전극층의 Ni과 합금을 형성함으로써 형성된 것일 수 있다. 기초 전극층(131a, 132a) 상에 Sn 도금층을 배치하지 않고 기초 전극층 상에 수지, 금속 및 Sn을 포함하는 페이스트를 도포한 후, 열처리함으로써 중간 전극층을 형성하는 방안도 고려해 볼 수 있으나, 이 경우 충분한 중간 전극층을 형성하기 위해서는 350℃ 이상의 고온에서 열처리를 수행하여야 하기 때문에 수지 등 유기물의 열분해를 유발할 수 있고, 이로 인한 외부 전극의 강도 감소, 휨강도 저하 등의 문제점이 발생할 수 있다.
일 실시예에서, 제1 및 제2 중간 전극층(131b, 132b)의 평균 두께(t2)는 1μm 이상일 수 있다. 제1 및 제2 중간 전극층(131b, 132b)의 평균 두께(t2)가 1μm 미만인 경우에는 기초 전극층(131a, 132a)의 표면 전체를 커버하지 못할 수 있으며, 제1 및 제2 중간 전극층(131b, 132b)의 끊김이 발생할 수 있어, 수소 침투 억제 효과 및 기초 전극층과 도전성 수지층 간의 연결성 향상 효과가 불충분할 우려가 있다.
한편, 제1 및 제2 중간 전극층(131b, 132b)의 평균 두께(t2)의 상한은 특별히 한정하지 않는다. 예를 들어, 제1 및 제2 중간 전극층(131b, 132b)의 평균 두께(t2)는 10μm 이하일 수 있다.
제1 및 제2 중간 전극층(131b, 132b)의 평균 두께(t2)는 적층형 전자 부품(100)을 바디(110)의 제3 방향 중앙에서 제1 및 제2 방향으로 절단한 단면에서 측정한 것일 수 있으며, 제1 방향으로 균등한 간격을 가지는 5개의 지점에서 측정한 두께를 평균한 값일 수 있다. 또한, 주사전자현미경(SEM)으로 2000배 이상의 배율로 관찰하여 측정한 것일 수 있다.
일 실시예에서, 제1 및 제2 중간 전극층(131b, 132b)은 글라스를 더 포함할 수 있다.
경화 열처리 전 기초 전극층(131a-1, 132a-1) 상에 배치한 Sn 도금층(131b-1, 132b-1)의 Sn이 열처리 과정에서 기초 전극층(131a-1, 132a-1)으로 확산되어 중간 전극층(131b, 132b)의 일부 또는 전부를 형성하게 되기 때문이며, 제1 및 제2 중간 전극층(131b, 132b)에 포함된 글라스는 경화 열처리 전 기초 전극층(131a-1, 132a-1)에 포함된 글라스일 수 있다.
도 7을 참조하면, 제1 중간 전극층(131b`)은 상기 합금 및 글라스를 포함하는 제1 층(131b1) 및 상기 제1 층 상에 배치되며 글라스 및 Sn을 포함하는 제2 층(131b2)을 포함할 수 있다. 또한, 제2 중간 전극층도 상기 합금 및 글라스를 포함하는 제1 층 및 상기 제1 층 상에 배치되며 글라스 및 Sn을 포함하는 제2 층을 포함할 수 있다.
경화 열처리 전 기초 전극층(131a-1, 132a-1) 상에 배치한 Sn 도금층(131b-1, 132b-1)의 Sn이 열처리 과정에서 기초 전극층(131a-1, 132a-1)으로 확산되어 일부는 기초 전극층(131a-1, 132a-1)의 Ni과 합금을 형성하여 제1 층(131b1)을 구성하고, 확산된 Sn의 일부는 Ni과 합금을 형성하지 않고 제2 층(131b2)을 구성할 수 있다.
또한 도 8을 참조하면, 제1 중간 전극층(131b``)은 제2 층(131b2) 상에 배치되는 제3 층(131b3)을 더 포함할 수 있다. 또한, 제2 중간 전극층도 제2 층 상에 배치되는 제3 층을 더 포함할 수 있다.
이때, 제3 층(131b3)은 Sn 도금층일 수 있다. 경화 열처리 전 Sn 도금층(131b-1, 132b-1)의 일부는 기초 전극층(131a-1, 132a-1)으로 확산되지 않고 Sn 도금층으로 잔존할 수 있기 때문이다.
또한, 제3 층(131b3)은 제3 층(131b3)을 구성하는 원소들의 전체 몰수 대비 Sn의 몰수는 0.95이상일 수 있다. 즉, 불순물을 제외하면 Sn으로 이루어질 수 있다.
제1 및 제2 도전성 수지층(131c, 132c)은 수지 및 금속을 포함할 수 있다.
제1 및 제2 도전성 수지층(131c, 132c)에 포함되는 금속은 중간 전극층(131b, 132b)와 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
제1 및 제2 도전성 수지층(131c, 132c)에 포함되는 금속은 구형 분말 및 플레이크형 분말 중 1 이상을 포함할 수 있다. 즉, 금속은 플레이크형 분말으로만 이루어지거나, 구형 분말로만 이루어질 수 있고, 플레이크형 분말과 구형 분말이 혼합된 형태일 수도 있다. 여기서, 구형 분말은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다. 플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다. 상기 구형 분말 및　플레이크형 분말의 장축과 단축의 길이는 적층형 전자 부품의 제3 방향의 중앙부에서 절단한 제1 및 제2 방향 단면(L-T 단면)을 주사전자현미경(Scanning Eletron Microscope, SEM)으로 스캔하여 얻은 이미지로부터 측정할 수 있다.
제1 및 제2 도전성 수지층(131c, 132c)에 포함되는 수지는 접합성 확보 및 충격 흡수 역할을 수행한다. 제1 및 제2 도전성 수지층(131c, 132c)에 포함되는 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시 수지, 아크릴 수지, 에틸 셀룰로우스(Ethyl Cellulose) 등에서 선택된 1종 이상을 포함할 수 있다.
또한, 제1 및 제2 도전성 수지층(131c, 132c)은 복수의 금속 입자, 금속간 화합물 및 수지를 포함할 수 있다. 상기 금속간 화합물을 포함함에 따라 제1 전극층(131a, 132a)과의 전기적 연결성을 보다 향상시킬 수 있다. 상기 금속간 화합물은 복수의 금속 입자를 연결하여 전기적 연결성을 향상시키는 역할을 하며, 복수의 금속 입자를 둘러싸 서로 연결하는 역할을 수행할 수 있다.
이때, 상기 금속간 화합물은 수지의 경화 온도 보다 낮은 융점을 가진 금속을 포함할 수 있다. 즉, 상기 금속간 화합물이 수지의 경화 온도보다 낮은 융점을 가진 금속을 포함하기 때문에, 수지의 경화 온도보다 낮은 융점을 가진 금속이 건조 및 경화 공정을 거치는 과정에서 용융되고, 금속 입자의 일부와 금속간 화합물을 형성하여 금속 입자를 둘러싸게 된다. 이때, 금속간 화합물은 바람직하게 300
Figure pat00003
이하의 저융점 금속을 포함할 수 있다.
일 실시예에서, 제1 및 제2 도전성 수지층(131c, 132c)은 Sn을 포함할 수 있다. 제1 및 제2 도전성 수지층(131c, 132c)에 포함된 Sn은 Sn 도금층(131b-1, 132b-1)의 Sn이 열처리 과정에서 확산된 것이거나, 도전성 수지층을 형성하기 위한 페이스트에 추가된 Sn일 수 있다. 건조 및 경화 공정을 거치는 과정에서 Sn이 용융되며, 용융된 Sn이 Ag, Ni 또는 Cu와 같은 고융점의 금속 입자를 모세관 현상에 의해 적시게 되고, Ag, Ni 또는 Cu 금속 입자의 일부와 반응하여 Ag3Sn, Ni3Sn4, Cu6Sn5, Cu3Sn 등의 금속간 화합물을 형성하게 된다. 반응에 참여하지 않은 Ag, Ni 또는 Cu는 금속 입자 형태로 남게 된다.
따라서, 상기 복수의 금속 입자는 Ag, Ni 및 Cu 중 하나 이상을 포함하고, 상기 금속간 화합물은 Ag3Sn, Ni3Sn4, Cu6Sn5 및 Cu3Sn 중 하나 이상을 포함할 수 있다.
도전성 수지층(131c, 132c)은 중간 전극층(131b, 132b) 상에 배치되어 제1 및 제2 면으로 연장되어 배치될 수 있다. 이에 따라, 휨 강도를 향상시킬 수 있으며, 실장 크랙 및 휨 크랙의 발생을 억제할 수 있다.
일 실시예에서, 제1 및 제2 도전성 수지층(131c, 132c) 상에 배치되는 도금층(131d, 132d)을 더 포함할 수 있다.
도금층(131d, 132d)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131d, 132d)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131d, 132d)에 대한 보다 구체적인 예를 들면, 도금층(131d, 132d)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 도전성 수지층(131c, 132c) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131d, 132d)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 1005 (길이Х폭, 1.0mmХ0.5mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 및 단위 부피당 용량 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 1.1mm 이하이고, 폭이 0.55mm 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
이하, 상술한 적층형 전자 부품을 제조하는 방법에 대하여 설명하도록 한다. 다만, 이에 제한되는 것은 아니며, 상술한 내용과 중복되는 내용은 중복된 설명을 피하기 위하여 생략될 수 있다.
본 발명의 일실시예에 따른 적층형 전자 부품의 제조 방법은 유전체층 및 내부 전극을 포함하는 바디를 준비하는 단계; 글라스 및 Ni을 포함하는 시트에 상기 바디를 압착하여 상기 시트를 바디에 부착시킨 후 소성하여 기초 전극층을 형성하는 단계; 상기 기초 전극층 상에 Sn 도금층을 형성하는 단계; 상기 Sn 도금층이 형성된 바디를 수지 및 금속을 포함하는 페이스트에 딥핑하여 상기 Sn 도금층 상에 상기 페이스트를 도포하는 단계; 및 상기 페이스트가 도포된 바디를 경화 열처리하여 외부 전극을 형성하는 단계; 를 포함하며, 상기 외부 전극은 상기 바디 상에 배치되는 기초 전극층, 상기 기초 전극층 상에 배치되는 중간 전극층 및 상기 중간 전극층 상에 배치되는 도전성 수지층을 포함하며, 상기 외부 전극의 기초 전극층은 글라스 및 Ni을 포함하고, 상기 중간 전극층은 Sn 및 Ni을 포함하는 합금을 포함하고, 상기 도전성 수지층은 수지 및 금속을 포함할 수 있다.
유전체층 및 내부 전극을 포함하는 바디(110)는 내부 전극(121, 122)이 인쇄된 세라믹 그린 시트를 적층한 후 소성하여 형성할 수 있다. 또한, 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
이후, 도 9를 참조하면, 지지대(300) 상에 글라스 및 Ni을 포함하는 시트(130a)를 마련한 후, 시트(130a)에 바디(110)를 압착하여 시트(130a)를 바디(110)의 일 면에 부착시킬 수 있다. 이후, 상기 일 면의 반대 면에도 동일하게 시트를 압착하여 시트(130a)를 바디(110)의 반대 면에 부착시킬 수 있다. 이후, 시트가 부착된 바디(110)를 소성하여 기초 전극층(131a-1)을 형성할 수 있다.
시트(130a)는 소결 전 상태로서 바인더, 유기 용매 등의 성분을 포함할 수 있다. 또한, 기초 전극층(131a-1)은 경화 열처리 전의 상태로 경화 열처리 후에는 Sn의 확산에 의해 기초 전극층(131a-1)의 일부는 중간 전극층(131b)을 구성하게 되므로, 경화 열처리 전과 후의 두께가 상이해질 수 있다.
시트를 전사하는 방법을 이용함에 따라, 기초 전극층(131a-1)은 바디의 제1 면의 연장선(E1)과 제2 면의 연장선(E2) 사이에 배치될 수 있으며, 바디의 제1 및 제2 면 상에는 배치되지 않을 수 있다.
이후, 기초 전극층(131a-1, 132a-2) 상에 Sn 도금층(131b-1, 132b-1)을 형성할 수 있다. Sn 도금층(131b-1, 132b-1)을 형성하는 방법은 전해 도금법 또는 무전해 도금법을 이용할 수 있다.
이후, 도 10에 도시된 바와 같이, 정반(400) 상에 수지 및 금속을 포함하는 페이스트(500)를 마련하고, Sn 도금층(131b-1, 132b-1)이 형성된 바디(110)를 페이스트(500)에 딥핑(dipping)하여 Sn 도금층(131b-1, 132b-1) 상에 상기 페이스트(500)를 도포할 수 있다.
이후, 페이스트(500)가 도포된 바디(110)를 경화 열처리하여 외부 전극(131, 132)을 형성할 수 있다.
경화 열처리에 의해 Sn 도금층(131b-1, 132b-1)의 Sn이 기초 전극층(131a-1, 132a-2)으로 확산되어 기초 전극층(131a-1, 132a-2)에 포함된 Ni과 합금을 형성함에 따라, Sn 및 Ni 합금을 포함하는 중간 전극층(131b, 132b)이 형성될 수 있다. 또한, 경화 열처리에 의해 Sn 도금층(131b-1, 132b-1)을 형성하면서 흡수된 도금액, 수분, 수소 등을 제거할 수 있어 신뢰성을 강화할 수 있다. 또한, Sn 도금층(131b-1, 132b-1)의 일부 Sn은 도전성 수지층(131c, 132c)로 확산하여 합금을 형성할 수도 있다.
이때, 경화 열처리는 150℃ 이상 300℃ 이하의 온도에서 행해질 수 있다.
본 발명에 따르면 경화 열처리 전 기초 전극층(131a-1, 132a-2) 상에 Sn 도금층(131b-1, 132b-1)을 배치하기 때문에 150℃ 이상 300℃ 이하의 낮은 온도에서도 충분한 중간 전극층(131b, 132b)을 형성할 수 있다.
300℃ 초과의 온도에서 경화 열처리를 수행하는 경우 수지 등 유기물의 열분해를 유발할 수 있고, 이로 인한 외부 전극의 강도 감소, 휨강도 저하 등의 문제점이 발생할 수 있다. 150℃ 미만의 온도에서 경화 열처리를 수행하는 경우 경화가 불충분하게 될 수 있으며, 중간 전극층(131b, 132b)의 형성이 불충분할 우려가 있다.
이후, 도전성 수지층(131c, 132c) 상에 도금을 행하여 도금층(131d, 132d)을 형성할 수 있다.
본 발명의 일 실시형태에 따르면 중간 전극층(131b, 132b)이 배치됨에 따라 도금층(131d, 132d)을 형성하기 위한 도금 공정시 발생하는 수소가 바디 내부로 침투되는 것을 억제할 수 있기 때문에 고온 신뢰성을 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
또한, 본 개시에서 사용된 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 일 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 일 실시예에서 설명되어 있지 않더라도, 다른 일 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 마진부
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 기초 전극층
131b, 132b: 중간 전극층
131c, 132c: 수지 전극층
131d, 132d: 도금층

Claims (16)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제3 면에 배치되는 제1 기초 전극층, 상기 제1 기초 전극층 상에 배치되는 제1 중간 전극층, 상기 제1 중간 전극층 상에 배치되며 상기 제1 및 제2 면으로 연장되어 배치되는 제1 도전성 수지층을 포함하는 제1 외부 전극; 및
    상기 제4 면에 배치되는 제2 기초 전극층, 상기 제2 기초 전극층 상에 배치되는 제2 중간 전극층, 상기 제2 중간 전극층 상에 배치되며 상기 제1 및 제2 면으로 연장되어 배치되는 제2 도전성 수지층을 포함하는 제2 외부 전극; 을 포함하고,
    상기 제1 및 제2 기초 전극층은 글라스 및 Ni을 포함하며, 상기 제1 및 제2 중간 전극층은 Sn 및 Ni을 포함하는 합금을 포함하고, 상기 제1 및 제2 도전성 수지층은 수지 및 금속을 포함하는
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 중간 전극층은 글라스를 더 포함하는
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 중간 전극층은,
    상기 합금 및 글라스를 포함하는 제1 층 및 상기 제1 층 상에 배치되며 글라스 및 Sn을 포함하는 제2 층을 포함하는
    적층형 전자 부품.
  4. 제3항에 있어서,
    상기 제1 및 제2 중간 전극층은 상기 제2 층 상에 배치되는 제3 층을 더 포함하며, 상기 제3 층은 Sn 도금층인
    적층형 전자 부품.
  5. 제3항에 있어서,
    상기 제1 및 제2 중간 전극층은 상기 제2 층 상에 배치되는 제3 층을 더 포함하며, 상기 제3 층을 구성하는 원소들의 전체 몰수 대비 Sn의 몰수는 0.95이상인
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 중간 전극층의 평균 두께는 0.1μm 이상인
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 바디의 제1 방향 중앙에서 측정한 상기 제1 기초 전극층의 두께를 t1, 상기 바디의 제1 방향 최외각에 배치된 내부 전극에서 측정한 상기 제1 기초 전극층의 두께를 t1`라 할 때, t1`/t1는 0.7 이상 1.0 이하 인
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 기초 전극층의 평균 두께는 0.1μm 이상인
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 제1 및 제2 기초 전극층은 상기 제1 면의 연장선과 상기 제2 면의 연장선 사이에 배치되는
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 바디는 상기 제1 면과 제3 면을 연결하는 제1-3 코너, 상기 제1 면과 제4 면을 연결하는 제1-4 코너, 상기 제2 면과 제3 면을 연결하는 제2-3 코너, 상기 제2 면과 제4 면을 연결하는 제2-4 코너를 포함하며,
    상기 제1-3 코너 및 제2-3 코너는 상기 제3 면에 가까워질수록 상기 바디의 제1 방향 중앙으로 수축된 형태를 가지고, 상기 제1-4 코너 및 제2-4 코너는 상기 제4 면에 가까워질수록 상기 바디의 제1 방향 중앙으로 수축된 형태를 가지고,
    상기 제1 기초 전극층은 상기 제1-3 코너 및 제2-3 코너로 연장되어 배치되며, 상기 제2 기초 전극층은 상기 제1-4 코너 및 제2-4 코너로 연장되어 배치되는
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층 상에 배치되는 도금층을 더 포함하는
    적층형 전자 부품.
  12. 제1항에 있어서,
    상기 제1 및 제2 도전성 수지층은 Sn을 포함하는
    적층형 전자 부품.
  13. 유전체층 및 내부 전극을 포함하는 바디를 준비하는 단계;
    글라스 및 Ni을 포함하는 시트에 상기 바디를 압착하여 상기 시트를 바디에 부착시킨 후 소성하여 기초 전극층을 형성하는 단계;
    상기 기초 전극층 상에 Sn 도금층을 형성하는 단계;
    상기 Sn 도금층이 형성된 바디를 수지 및 도전성 금속을 포함하는 페이스트에 딥핑하여 상기 Sn 도금층 상에 상기 페이스트를 도포하는 단계; 및
    상기 페이스트가 도포된 바디를 경화 열처리하여 외부 전극을 형성하는 단계; 를 포함하며,
    상기 외부 전극은 상기 바디 상에 배치되는 기초 전극층, 상기 기초 전극층 상에 배치되는 중간 전극층 및 상기 중간 전극층 상에 배치되는 도전성 수지층을 포함하며,
    상기 외부 전극의 기초 전극층은 글라스 및 Ni을 포함하고, 상기 중간 전극층은 Sn 및 Ni을 포함하는 합금을 포함하고, 상기 도전성 수지층은 수지 및 금속을 포함하는
    적층형 전자 부품의 제조방법.
  14. 제13항에 있어서,
    상기 경화 열처리는 150℃ 이상 300℃ 이하의 온도에서 행하는
    적층형 전자 부품의 제조방법.
  15. 제14항에 있어서,
    상기 중간 전극층은 글라스를 더 포함하는
    적층형 전자 부품의 제조방법.
  16. 제15항에 있어서,
    상기 중간 전극층은,
    상기 합금 및 글라스를 포함하는 제1 층 및 상기 제1 층 상에 배치되며 글라스 및 Sn을 포함하는 제2 층을 포함하는
    적층형 전자 부품의 제조방법.
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