JP2017195392A - 積層セラミックキャパシタ - Google Patents

Abstract

【課題】実装工程におけるツームストーン現象の発生を抑制して信頼性の高い積層セラミックキャパシタを提供する。【解決手段】積層セラミックキャパシタ１００は、対向する厚さ方向の第１及び第２主面、長さ方向の第１及び第２端面及び幅方向の第１及び第２側面を有する本体と、第１主面の幅方向における一部分、第２側面の厚さ方向全体及び第２主面の幅方向における一部分にわたって形成された第１外部電極１３１及び第１主面の幅方向における一部分以外の他部分、第１側面の厚さ方向全体及び第２主面の幅方向における一部分以外の他部分にわたって形成された第２外部電極１３２と、を含む。本体の長さをＷ、幅をＬ、厚さをｈ、第１または第２外部電極の長さをＢと規定するとき、本体の長さと幅の比率Ｗ／Ｌは、１．４≦Ｗ／Ｌ≦２．１、厚さ及び幅と第１または第２外部電極の関係Ｂ×ｈ／Ｌは、０．８４≦Ｂ×ｈ／Ｌ≦１．２７の範囲を満たす。【選択図】図１

Description

本発明は積層セラミックキャパシタに関する。

積層チップ電子部品の１つである積層セラミックキャパシタ（ＭＬＣＣ：ｍｕｌｔｉ−ｌａｙｅｒｅｄ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ）は小型、且つ高容量が保障されて実装が容易であるという長所により、多様な電子装置に用いることができる。

例えば、上記積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：ｐｌａｓｍａ ｄｉｓｐｌａｙ ｐａｎｅｌ）などの映像機器、コンピューター、個人携帯用端末機（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔｓ）及び携帯電話など多くの電子製品の印刷回路基板に装着されて、電気を充電または放電させる役割をするチップ形態のコンデンサーである。

該積層セラミックキャパシタは、ＳＭＤの小型化により、印刷回路基板などに実装する際にツームストーン現象（ｔｏｍｂｓｔｏｎｅ）、別名マンハッタン現象と呼ばれるチップ立ち現象が発生し、実装不良が増加している。

下記特許文献１は、マンハッタン現象を避けるための積層セラミックキャパシタを開示しているが、セラミック本体及び外部電極の寸法を限定する内容は開示していない。

特開２００３−２６４１１７号公報

当技術分野では、実装工程におけるツームストーン現象の発生を抑制して信頼性の高い積層セラミックキャパシタを提供するための新たな方案が要求されてきた。

本発明の一側面は、複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第１及び第２端面、及び幅方向の第１及び第２側面を有するセラミック本体と、上記セラミック本体内で上記誘電体層を介して上記第１及び第２側面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、上記セラミック本体の幅−厚さ断面に形成され、上記第１及び第２内部電極と電気的に連結された第１及び第２外部電極と、を含み、上記セラミック本体の長さをＷ、上記セラミック本体の幅をＬ、上記セラミック本体の厚さをｈ、上記第１または第２外部電極の長さをＢと規定するとき、上記セラミック本体の長さと幅の比率Ｗ／Ｌは、１．４≦Ｗ／Ｌ≦２．１の範囲を満たし、上記セラミック本体の厚さ及び幅と上記第１または第２外部電極の関係Ｂ×ｈ／Ｌは、Ｂ×ｈ／Ｌ≦１．２７の範囲を満たす積層セラミックキャパシタを提供する。
また、本発明は、複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第１及び第２端面、及び幅方向の第１及び第２側面を有するセラミック本体と、
前記セラミック本体内で前記誘電体層を介して前記第１及び第２側面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、
前記セラミック本体の前記第１主面の幅方向における一部分、前記第２側面の厚さ方向全体、及び、前記第２主面の幅方向における一部分にわたって形成され、前記第１内部電極と電気的に連結された第１外部電極、及び、前記セラミック本体の前記第１主面の幅方向における前記一部分以外の他部分、前記第１側面の厚さ方向全体、及び、前記第２主面の幅方向における前記一部分以外の他部分にわたって形成され、前記第２内部電極と電気的に連結された第２外部電極と、を含み、
前記セラミック本体の長さをＷ（ｍｍ）、前記セラミック本体の幅をＬ（ｍｍ）、前記セラミック本体の厚さをｈ（ｍｍ）、前記第１または第２外部電極の長さをＢ（ｍｍ）と規定するとき、
前記セラミック本体の長さと幅の比率Ｗ／Ｌは、１．４≦Ｗ／Ｌ≦２．１の範囲を満たし、前記セラミック本体の厚さ及び幅と前記第１または第２外部電極の関係Ｂ×ｈ／Ｌは、０．８４≦Ｂ×ｈ／Ｌ≦１．２７の範囲を満たし、
前記第１及び第２外部電極の長さは前記セラミック本体の長さより短く形成され、
前記セラミック本体の長さ方向の前記第１及び第２端面、前記第１及び第２端面と前記第１主面との連結部、前記第１及び第２端面と前記第２主面との連結部、前記第１及び第２端面と前記第１側面との連結部、及び、前記第１及び第２端面と前記第２側面との連結部は、前記第１及び第２外部電極によりカバーされない、積層セラミックキャパシタを提供する。

本発明の一実施形態における上記第１及び第２外部電極の長さは、上記セラミック本体の長さより短く形成されてもよい。

本発明の一実施形態における上記セラミック本体は、上記第１及び第２内部電極が配置されたアクティブ層の上部及び下部に上部及び下部カバー層をさらに形成してもよい。

このとき、上記下部カバー層は上記上部カバー層より厚くてもよい。

本発明の一実施形態によると、セラミック本体及び外部電極の寸法を限定して、実装工程におけるツームストーン現象の発生を抑制することで、実装不良率を下げる効果がある。

このような効果は、実装工程の製造収率を改善して製品の信頼性を向上させることができる。

本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。 図１のＡ−Ａ’線における断面図である。 本発明の一実施形態による積層セラミックキャパシタでのセラミック本体及び外部電極の寸法による実装不良率を示したグラフである。 本発明の一実施形態による積層セラミックキャパシタが基板に実装された様子を概略的に示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタを概略的に示した断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２は図１のＡ−Ａ’線における断面図である。

図１及び図２を参照すると、本実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１が厚さ方向に積層されたセラミック本体１１０と、複数の第１及び第２内部電極１２１、１２２と、第１及び第２内部電極１２１、１２２とそれぞれ電気的に連結された第１及び第２外部電極１３１、１３２と、を含む。

セラミック本体１１０は、複数の誘電体層１１１を積層した後焼成したものであり、隣接するそれぞれの誘電体層１１１同士は境界が確認できないほどに一体化されていてもよい。

また、セラミック本体１１０は六面体状であってもよい。本発明の実施形態を明確に説明するために六面体の方向を定義すると、図１に示されたＷ、Ｌ及びｈは、それぞれ長さ方向、幅方向及び厚さ方向を示す。

本実施形態では、セラミック本体１１０の誘電体層１１１の対向する厚さ方向の端面を第１及び第２主面、上記第１及び第２主面を連結し、対向する長さ方向の端面を第１及び第２端面、対向する幅方向の端面を第１及び第２側面と定義する。

誘電体層１１１は高い誘電率のセラミック材料を含むことができ、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック粉末などを含んでもよく、十分な静電容量が得られるものであればよい。

また、誘電体層１１１には、上記セラミック粉末と共に、必要に応じて、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などのような多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに添加されてもよい。

第１及び第２内部電極１２１、１２２は異なる極性を有する電極であって、誘電体層１１１を形成するセラミックシート上の少なくとも一面に形成されて積層され、セラミック本体１００内でそれぞれの誘電体層１１１を介して上記第１及び第２側面を通じて交互に露出するように配置されてもよい。

このとき、第１及び第２内部電極１２１、１２２は中間に配置された誘電体層１１１により互いに電気的に絶縁され、積層セラミックキャパシタ１００の静電容量は誘電体層１１１の積層方向に沿って重畳する第１及び第２内部電極１２１、１２２の面積に比例する。

また、第１及び第２内部電極１２１、１２２は導電性金属で形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金などからなるものを用いてもよく、本発明はこれに限定されない。

第１及び第２外部電極１３１、１３２は、第１及び第２内部電極１２１、１２２の露出した部分をそれぞれ覆って電気的に連結されるようにセラミック本体１１０の上記第１及び第２側面に形成される。

該第１及び第２外部電極１３１、１３２はセラミック本体１１０の幅−厚さ断面において、セラミック本体１１０の上記第１及び第２側面から上記第１及び第２主面まで延長形成されてもよい。

また、第１及び第２外部電極１３１、１３２は導電性金属で形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金などからなるものを用いてもよく、本発明はこれに限定されない。

さらに、第１及び第２外部電極１３１、１３２は、その長さＢがセラミック本体１１０の長さＷより短く形成されてもよい。

このとき、セラミック本体１００の長さをＷ、セラミック本体１００の幅をＬ、セラミック本体１００の厚さをｈ、第１または第２外部電極１３１、１３２の長さをＢと規定すると、セラミック本体１００の長さと幅の比率Ｗ／Ｌは、１．４≦Ｗ／Ｌ≦２．１の範囲を満たし、セラミック本体１００の厚さ及び幅と第１または第２外部電極１３１、１３２の関係Ｂ×ｈ／Ｌは、Ｂ×ｈ／Ｌ≦１．２７の範囲を満たすことができる。

一方、第１及び第２外部電極１３１、１３２には、必要に応じて、その表面に第１及び第２めっき層（不図示）をさらに形成してもよい。

上記第１及び第２めっき層は、第１及び第２外部電極１３１、１３２上に形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたすず（Ｓｎ）めっき層と、を含んでもよい。

このような第１及び第２めっき層は、積層セラミックキャパシタ１００を印刷回路基板などに半田付けで実装する時に、互いの接着強度を上げるためのものであり、めっき処理は公知方法により行われてもよく、環境的な面を考慮して鉛−フリーめっきを施すことが好ましいが、本発明はこれに限定されない。

以下、本発明の一実施形態による積層セラミックキャパシタの製造方法について説明する。

先ず、複数のセラミックシート（ｓｈｅｅｔ）を用意する。上記セラミックシートはセラミック本体１１０の誘電体層１１１を形成するためのもので、セラミック粉末、ポリマー及び溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法でキャリアフィルム上に塗布及び乾燥して、数μｍ厚さのシート状に製作する。

次に、上記それぞれのセラミックシートの少なくとも一面に導電性ペーストを所定の厚さに印刷して第１及び第２内部電極１２１、１２２を形成する。

このとき、第１及び第２内部電極１２１、１２２はセラミックシートの幅方向の両側面を通じてそれぞれ露出するように形成する。

上記導電性ペーストは、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金などからなるものを用いてもよく、本発明はこれに限定されない。

上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いてもよく、本発明はこれに限定されない。

次に、第１及び第２内部電極１２１、１２２が形成された複数のセラミックシートを、上記セラミックシートを介して第１及び第２内部電極１２１、１２２が対向配置されるように厚さ方向に積層して加圧し、積層体を用意する。

次に、上記積層体を１個のキャパシタに対応する領域ごとに切断してチップ化し、高温で焼成して対向する厚さ方向の第１及び第２主面、長さ方向の第１及び第２端面、及び第１及び第２内部電極１２１、１２２が交互に露出した幅方向の第１及び第２側面を有するセラミック本体１１０を用意する。

次に、セラミック本体１１０の幅−厚さ断面に、導電性ペーストを所定の厚さに印刷したりディッピングしたりして、第１及び第２内部電極１２１、１２２の露出した部分と電気的に連結されるように第１及び第２外部電極１３１、１３２を形成する。

第１及び第２外部電極１３１、１３２は、上記第１及び第２側面から上記第１及び第２主面まで延長して形成してもよい。

上記導電性ペーストは、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）の一つまたはこれらの合金などからなるものを用いてもよく、本発明はこれに限定されない。

また、第１または第２外部電極１３１、１３２の長さＢは、必要に応じて、セラミック本体１１０の長さＷより短く形成してもよい。従って、積層セラミックキャパシタ１１０の両端面には電極が形成されないため、実装する際、チップ間のピッチ（ｐｉｔｃｈ）を狭めることができ、高密度の実装が可能である。

このとき、セラミック本体１００の長さをＷ、セラミック本体１００の幅をＬ、セラミック本体１００の厚さをｈ、第１または第２外部電極１３１、１３２の長さをＢと規定すると、セラミック本体１００の長さと幅の比率Ｗ／Ｌは、１．４≦Ｗ／Ｌ≦２．１の範囲を満たし、セラミック本体１００の厚さ及び幅と第１または第２外部電極１３１、１３２の関係Ｂ×ｈ／Ｌは、Ｂ×ｈ／Ｌ≦１．２７の範囲を満たすことができる。

一方、第１及び第２外部電極１３１、１３２を形成した後に、第１及び第２外部電極１３１、１３２の表面を電気めっきなどの方法でめっき処理することで、第１及び第２めっき層を形成してもよい。

上記めっきには、例えば、ニッケルまたはすず、ニッケル−すず−合金などの物質を使用してもよいが、本発明はこれに限定されない。

また、上記第１及び第２めっき層は、必要に応じて、ニッケルめっき層とすずめっき層を第１及び第２外部電極１３１、１３２の表面に順に積層して、２重層構造に構成してもよい。

図４は本発明の一実施形態による積層セラミックキャパシタの実装基板を概略的に示した断面図である。

図４を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板は、積層セラミックキャパシタ１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に相互離隔されて形成された第１及び第２電極パッド２２０と、を含む。

ここで、積層セラミックキャパシタ１００は、第１及び第２外部電極１３１、１３２が第１及び第２電極パッド２２０上に接触するように位置した状態で、半田２３０により印刷回路基板２１０と電気的に連結されてもよい。

下表１は、本発明の一実施形態による積層セラミックキャパシタでのセラミック本体１１０及び外部電極１３１、１３２の寸法による実装不良率を示したものであり、図３は本発明の一実施形態による積層セラミックキャパシタでのセラミック本体１１０及び外部電極１３１、１３２の寸法による実装不良率を示したグラフである。

図３及び上記表１を参照すると、本実施形態において、セラミック本体１００の長さをＷ、セラミック本体１００の幅をＬ、セラミック本体１００の厚さをｈ、第１または第２外部電極１３１、１３２の長さをＢと規定するとき、セラミック本体１００の長さと幅の比率Ｗ／Ｌは、１．４≦Ｗ／Ｌ≦２．１の範囲を満たし、セラミック本体１００の厚さ及び幅と第１または第２外部電極１３１、１３２の関係Ｂ×ｈ／Ｌは、Ｂ×ｈ／Ｌ≦１．２７の範囲を満たすと、実装工程におけるツームストーン現象の発生を防止し、実装不良が発生しないため、製品の信頼性を向上させることができる。このような効果は、実装工程の製造収率を改善して製品の信頼性を向上させる。

また、セラミック本体１１０の幅が長さより小さいため、積層セラミックキャパシタ１００のＥＳＬをさらに低減させることができ、製品の高周波特性を向上させることができる。

さらに、セラミック本体１１０の長さが高さより大きいため、積層セラミックキャパシタ１００の静電容量をさらに大きく設計することができ、それによって、回路上の部品の個数及び費用が低減できる効果がある。

変形例
図５は本発明の他の実施形態による積層セラミックキャパシタを概略的に示した断面図である。

ここで、第１及び第２内部電極１２１、１２２及び第１及び第２外部電極１３１、１３２が形成された構造は、上述した一実施形態と類似し、重複説明を避けるため、それに対する具体的な説明は省略する。

積層セラミックキャパシタ１００の幅方向及び厚さ方向の断面において、内部電極が配置されて容量が形成された部分をアクティブ層、上記アクティブ層を除いた部分をマージン部と定義することができる。

上記上部マージン部及び下部マージン部を、特に、上部カバー層１１２及び下部カバー層１１３と定義することができる。

上部カバー層１１２及び下部カバー層１１３は、第１または第２内部電極１２１、１２２の間に形成された誘電体層１１１と同様に、セラミックシートが焼結されて形成されてもよい。

また、上部カバー層１１２及び下部カバー層１１３を含む複数の誘電体層は、焼結された状態であって、隣接する誘電体層同士の境界は走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できない程に一体化されていてもよい。

図５を参照すると、本実施形態における下部カバー層１１３は、上部カバー層１１２より厚くてもよい。

即ち、下部カバー層１１３は、上部カバー層１１２よりセラミックシートの積層数を増加させることで、上部カバー層１１２より厚くしてもよい。

このように下部カバー層１１３が上部カバー層１１２より厚いと、アコースティックノイズの減少効果を向上させることができる。

一方、本実施形態における第１及び第２外部電極は、相互離隔された一対の端子からなってもよい。しかし、本発明はこれに限定されず、必要に応じて、相互離隔された第１または第２外部電極の個数はそれぞれ３個以上であってもよい。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２１０ 印刷回路基板
２２０ 第１及び第２電極パッド
２３０ 半田

Claims (3)

1. 複数の誘電体層を含み、対向する厚さ方向の第１及び第２主面、長さ方向の第１及び第２端面、及び幅方向の第１及び第２側面を有するセラミック本体と、
   前記セラミック本体内で前記誘電体層を介して前記第１及び第２側面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、
   前記セラミック本体の前記第１主面の幅方向における一部分、前記第２側面の厚さ方向全体、及び、前記第２主面の幅方向における一部分にわたって形成され、前記第１内部電極と電気的に連結された第１外部電極、及び、前記セラミック本体の前記第１主面の幅方向における前記一部分以外の他部分、前記第１側面の厚さ方向全体、及び、前記第２主面の幅方向における前記一部分以外の他部分にわたって形成され、前記第２内部電極と電気的に連結された第２外部電極と、を含み、
   前記セラミック本体の長さをＷ（ｍｍ）、前記セラミック本体の幅をＬ（ｍｍ）、前記セラミック本体の厚さをｈ（ｍｍ）、前記第１または第２外部電極の長さをＢ（ｍｍ）と規定するとき、
   前記セラミック本体の長さと幅の比率Ｗ／Ｌは、１．４≦Ｗ／Ｌ≦２．１の範囲を満たし、前記セラミック本体の厚さ及び幅と前記第１または第２外部電極の関係Ｂ×ｈ／Ｌは、０．８４≦Ｂ×ｈ／Ｌ≦１．２７の範囲を満たし、
   前記第１及び第２外部電極の長さは前記セラミック本体の長さより短く形成され、
   前記セラミック本体の長さ方向の前記第１及び第２端面、前記第１及び第２端面と前記第１主面との連結部、前記第１及び第２端面と前記第２主面との連結部、前記第１及び第２端面と前記第１側面との連結部、及び、前記第１及び第２端面と前記第２側面との連結部は、前記第１及び第２外部電極によりカバーされない、積層セラミックキャパシタ。
2. 前記セラミック本体は前記第１及び第２内部電極が配置されたアクティブ層の上部及び下部にそれぞれ形成された上部及び下部カバー層をさらに含むことを特徴とする、請求項１に記載の積層セラミックキャパシタ。
3. 前記下部カバー層は前記上部カバー層より厚いことを特徴とする、請求項２に記載の積層セラミックキャパシタ。

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