KR20150007595A - 적층 세라믹 커패시터 - Google Patents

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KR20150007595A
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Abstract

본 발명은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 측면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 폭-두께 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 길이를 W로, 상기 세라믹 본체의 폭을 L로, 상기 세라믹 본체의 두께를 h로, 상기 제1 또는 제2 외부 전극의 길이를 B로 규정할 때, 상기 세라믹 본체의 길이와 폭의 비율 W/L은, 1.4 ≤ W/L ≤ 2.1의 범위를 만족하고, 상기 세라믹 본체의 두께 및 폭과 상기 제1 또는 제2 외부 전극의 관계 B×h/L은, B×h/L ≤ 1.27의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 SMD의 소형화에 따라 인쇄회로기판 등에 실장시 툼스톤 현상(tombstone), 일명 맨해튼 현상이라 불리는 침섬 현상이 발생하여 실장 불량이 늘어나는 실정이다.
하기 특허문헌 1은 맨해튼 현상을 회피하기 위한 적층 세라믹 커패시터를 개시하고 있으나, 세라믹 본체 및 외부 전극의 치수를 한정하는 사항은 개시하지 않는다.
일본공개특허 2003-264117 호
당 기술 분야에서는, 실장 공정에서 툼스톤 현상의 발생을 억제하여 신뢰성이 높은 적층 세라믹 커패시터를 제공하기 위한 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 측면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 폭-두께 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 세라믹 본체의 길이를 W로, 상기 세라믹 본체의 폭을 L로, 상기 세라믹 본체의 두께를 h로, 상기 제1 또는 제2 외부 전극의 길이를 B로 규정할 때, 상기 세라믹 본체의 길이와 폭의 비율 W/L은, 1.4 ≤ W/L ≤ 2.1의 범위를 만족하고, 상기 세라믹 본체의 두께 및 폭과 상기 제1 또는 제2 외부 전극의 관계 B×h/L은, B×h/L ≤ 1.27의 범위를 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극의 길이는 상기 세라믹 본체의 길이 보다 짧게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체는 상기 제1 및 제2 내부 전극이 배치된 액티브층의 상부 및 하부에 상부 및 하부 커버층이 더 형성될 수 있다.
이때, 상기 하부 커버층은 상기 상부 커버층에 비해 더 두꺼운 두께를 가질 수 있다.
본 발명의 일 실시 형태에 따르면, 세라믹 본체 및 외부 전극의 치수를 한정하여 실장 공정에서 툼스톤 현상의 발생을 억제하여 실장 불량률을 낮출 수 있는 효과가 있다.
이러한 효과는 실장 공정의 제조 수율을 개선하여 제품의 신뢰성을 높일 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 세라믹 본체 및 외부 전극의 수치에 따른 실장 불량율을 나타낸 그래프이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 기판에 실장된 것을 개략적으로 나타낸 측단면도이다.
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 두께 방향으로 적층된 세라믹 본체(110)와, 복수의 제1 및 제2 내부 전극(121, 122)과, 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극(131, 132)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다. 본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
본 실시 형태에서는 세라믹 본체(110)의 유전체층(111)의 적층 방향으로 서로 대향하는 두께 방향의 단면을 제1 및 제2 주면으로, 상기 제1 및 제2 주면을 연결하며 서로 대향하는 길이 방향의 단면을 제1 및 제2 단면으로, 서로 대향하는 폭 방향의 단면을 제1 및 제2 측면으로 정의하기로 한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(100) 내에서 각각의 유전체층(111)을 사이에 두고 상기 제1 및 제2 측면을 통해 번갈아 노출되도록 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연되며, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 상기 제1 및 제2 측면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분을 각각 덮어 전기적으로 연결되도록 형성된다.
이러한 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 폭-두께 단면에 있어서, 세라믹 본체(110)의 상기 제1 및 제2 측면에서 상기 제1 및 제2 주면에 까지 연장 형성될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 외부 전극(131, 132)은 그 길이(B)가 세라믹 본체(110)의 길이(W) 보다 짧게 형성될 수 있다.
이때, 세라믹 본체(100)의 길이를 W로, 세라믹 본체(100)의 폭을 L로, 세라믹 본체(100)의 두께를 h로, 제1 또는 제2 외부 전극(131, 132)의 길이를 B로 규정할 때, 세라믹 본체(100)의 길이와 폭의 비율 W/L은, 1.4 ≤ W/L ≤ 2.1의 범위를 만족하고, 세라믹 본체(100)의 두께 및 폭과 제1 또는 제2 외부 전극(131, 132)의 관계 B×h/L은, B×h/L ≤ 1.27의 범위를 만족할 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)은 필요시 그 표면에 제1 및 제2 도금층(미도시)을 더 형성할 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더 등으로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 제조하는 방법에 대해 설명한다.
먼저, 복수의 세라믹 시트(sheet)를 마련한다. 상기 세라믹 시트는 세라믹 본체(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트 형상으로 제작한다.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 세라믹 시트의 폭 방향의 양 측면을 통해 각각 노출되도록 형성한다.
상기 도전성 페이스트는 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 대향하여 배치되도록 두께 방향으로 적층하고 가압하여 적층체를 마련한다.
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성하여 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 제1 및 제2 내부 전극(121, 122)이 번갈아 노출된 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체(110)를 마련한다.
다음으로, 세라믹 본체(110)의 폭-두께 단면에 소정의 두께로 도전성 페이스트를 인쇄하거나 디핑하여 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성한다.
제1 및 제2 외부 전극(131, 132)은 상기 제5 및 제6 측면에서 상기 제1 및 제2 주면에 까지 연장하여 형성할 수 있다.
상기 도전성 페이스트는 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 또는 제2 외부 전극(131, 132)의 길이(B)는 필요시 세라믹 본체(110)의 길이(W) 보다 짧게 형성할 수 있다. 따라서, 적층 세라믹 커패시터(110)의 양 단면에는 전극이 형성되지 않아 실장시 칩 간의 피치(pitch)를 좁힐 수 있어 고밀도 실장이 가능하다.
이때, 세라믹 본체(100)의 길이를 W로, 세라믹 본체(100)의 폭을 L로, 세라믹 본체(100)의 두께를 h로, 제1 또는 제2 외부 전극(131, 132)의 길이를 B로 규정할 때, 세라믹 본체(100)의 길이와 폭의 비율 W/L은, 1.4 ≤ W/L ≤ 2.1의 범위를 만족하고, 세라믹 본체(100)의 두께 및 폭과 제1 또는 제2 외부 전극(131, 132)의 관계 B×h/L은, B×h/L ≤ 1.27의 범위를 만족할 수 있다.
한편, 제1 및 제2 외부 전극(131, 132)을 형성한 이후에, 제1 및 제2 외부 전극(131, 132)의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층을 형성할 수 있다.
상기 도금에 사용된 물질로는 예를 들어 니켈 또는 주석, 니켈-주석-합금 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1 및 제2 도금층은 필요시 니켈 도금층과 주석 도금층을 제1 및 제2 외부 전극(131, 132)의 표면에 순서대로 적층하여 2중층 구조로 구성할 수 있다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가기판에 실장된 것을 개략적으로 나타낸 측단면도이다.
도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판은 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(220)를 포함한다.
여기서, 적층 세라믹 커패시터(100)는 제1 및 제 2 외부 전극(131, 132)이 제1 및 제2 전극 패드(220) 상에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
아래 표 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 세라믹 본체(110) 및 외부 전극(131, 132)의 수치에 따른 실장 불량율을 나타낸 것이며, 도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에서 세라믹 본체(110) 및 외부 전극(131, 132)의 수치에 따른 실장 불량율을 나타낸 그래프이다.
Figure pat00001
도 3 및 상기 표 1을 참조하면, 본 실시 형태에 있어서, 세라믹 본체(100)의 길이를 W로, 세라믹 본체(100)의 폭을 L로, 세라믹 본체(100)의 두께를 h로, 제1 또는 제2 외부 전극(131, 132)의 길이를 B로 규정할 때, 세라믹 본체(100)의 길이와 폭의 비율 W/L은, 1.4 ≤ W/L ≤ 2.1의 범위를 만족하고, 세라믹 본체(100)의 두께 및 폭과 제1 또는 제2 외부 전극(131, 132)의 관계 B×h/L은, B×h/L ≤ 1.27의 범위를 만족하면, 실장 공정에서 툼스톰 현상이 발생하는 것을 방지함으로써 실장 불량이 발생하지 않아 제품의 신뢰성을 높일 수 있다. 이러한 효과는 실장 공정의 제조 수율을 개선하여 제품의 신뢰성을 높일 수 있다.
또한, 세라믹 본체(110)의 폭이 길이에 비해 작기 때문에 적층 세라믹 커패시터(100)의 ESL을 더 저감시킬 수 있으며, 제품의 고주파 특성을 향상시킬 수 있다.
또한, 세라믹 본체(110)의 길이가 높이에 비해 크기 때문에 적층 세라믹 커패시터(100)의 정전용량을 더 크게 설계할 수 있으며, 이에 회로상 부품의 개수 및 비용을 줄일 수 있는 효과가 있다.
변형 예
도 5는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 측단면도이다.
여기서, 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)이 형성된 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명은 생략한다.
적층 세라믹 커패시터(100)의 폭 방향 및 두께 방향 단면에서, 내부 전극이 배치되어 용량이 형성된 부분을 액티브층으로, 상기 액티브층을 제외한 부분을 마진부로 정의할 수 있다.
상기 마진부 중에서 두께 방향으로 상기 액티브층의 상부 마진부 및 하부 마진부를 특히, 상부 커버층(112) 및 하부 커버 층(113)으로 정의할 수 있다.
상부 커버층(112) 및 하부 커버층(113)은 제1 또는 제2 내부 전극(121, 122) 사이에 형성된 유전체층(111)과 마찬가지로 세라믹 시트가 소결되어 형성될 수 있다.
또한, 상부 커버층(112) 및 하부 커버층(113)을 포함한 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
도 5를 참조하면, 본 실시 형태에서 하부 커버층(113)은 상부 커버층(112)에 비해 더 두꺼운 두께를 가질 수 있다.
즉, 하부 커버층(113)은 상부 커버층(112)에 비해 세라믹 시트의 적층 수를 늘림으로써 상부 커버층(113)에 비해 더 두꺼운 두께를 가질 수 있다.
이렇게 하부 커버층(113)이 상부 커버층(112)에 비해 두꺼운 두께를 가지게 되면, 어쿠스틱 노이즈의 감소 효과를 향상시킬 수 있다.
한편, 본 실시 형태에서 제1 및 제2 외부 전극은 서로 이격된 한 쌍의 단자로 이루어질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 필요시 서로 이격된 제1 또는 제2 외부 전극의 개수는 각각 3개 이상이 될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112 ; 상부 커버층
113 ; 하부 커버층 121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 210 ; 인쇄회로기판
220 ; 제1 및 제2 전극 패드 230 ; 솔더

Claims (4)

  1. 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 측면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및
    상기 세라믹 본체의 폭-두께 단면에 형성되며, 상기 제1 및 제2 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 세라믹 본체의 길이를 W로, 상기 세라믹 본체의 폭을 L로, 상기 세라믹 본체의 두께를 h로, 상기 제1 또는 제2 외부 전극의 길이를 B로 규정할 때,
    상기 세라믹 본체의 길이와 폭의 비율 W/L은, 1.4 ≤ W/L ≤ 2.1의 범위를 만족하고, 상기 세라믹 본체의 두께 및 폭과 상기 제1 또는 제2 외부 전극의 관계 B×h/L은, B×h/L ≤ 1.27의 범위를 만족하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 전극의 길이는 상기 세라믹 본체의 길이 보다 짧게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 세라믹 본체는 상기 제1 및 제2 내부 전극이 배치된 액티브층의 상부 및 하부에 각각 형성된 상부 및 하부 커버층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제3항에 있어서,
    상기 하부 커버층은 상기 상부 커버층에 비해 더 두꺼운 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
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