KR102048091B1 - 적층 세라믹 전자 부품 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 내부 전극; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 내부 전극과 각각 전기적으로 연결된 외부 전극; 을 포함하며, 상기 내부 전극의 연결성이 87 % 이상인 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품 및 그 제조 방법{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.
상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
상기 적층 세라믹 커패시터는 적층된 복수의 유전체층, 상기 유전체층 사이에 대향 배치되는 서로 다른 극성의 내부 전극 및 상기 내부 전극에 전기적으로 접속되는 외부 전극을 포함할 수 있다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고 대용량화될 것이 요구되고 있다.
이에 따라 유전체층과 내부 전극의 박막화 및 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께가 얇아지면서 적층 수가 증가된 적층 세라믹 전자 부품이 제조되고 있다.
이러한 대용량화를 구현하기 위해서 유전체층 및 내부 전극 두께를 얇게 하여 그만큼 적층 수를 증가시키는 것이 일반적인 개발 방향이다.
하지만, 유전체층 및 내부 전극 두께가 얇아질수록 내부 전극들의 두께가 상이해질 수 있고, 이는 인접한 내부 전극이 서로 연결되지 못하고 부분적으로 끊기는 현상을 유발하여, 그 끊긴 부분만큼 내부 전극 면적이 줄어들면서 정전 용량이 감소되는 문제가 발생할 수 있다.
또한, 적층 세라믹 전자 부품에서 정전 용량 외에도 중요하게 고려되어야 할 사항으로 내부 전극과 유전체층의 수축 거동 불일치에 의한 내부 스트레스의 증가에 의한 내부 크랙 발생 문제가 있다.
특히, 유전체층의 미립화로 인해 전자 부품 제조시 잔탄 제거가 용이하지 못하면 소성 과정에서 세라믹 본체 내부에 여러 형태의 크랙이 쉽게 발생하고 이는 제품의 신뢰성을 악화시키는 주요 원인이 될 수 있다.
하기 특허문헌 1은 크랙 발생을 막고 전극 연결성을 확보하여 대용량화를 구현하기 위한 적층 세라믹 커패시터를 제공하고 있으나, 내부 전극의 연결성을 수치 한정하는 사항은 개시하지 않는다.
일본특허공개공보 1998-312933호
당 기술 분야에서는, 내부 전극의 연결성을 조절하여 고용량을 확보하면서도 소성시 내부 크랙 발생을 억제하여 신뢰성을 향상시킬 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 내부 전극; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 내부 전극과 각각 전기적으로 연결된 외부 전극; 을 포함하며, 하기 식으로 표현되는 상기 내부 전극의 연결성이 87 % 이상인 적층 세라믹 전자 부품을 제공한다.
[식] 연결성 = 도전성 페이스트가 형성된 단면의 총 길이/내부 전극 단면의 전체 길이.
본 발명의 일 실시 예에서, 상기 유전체층에 포함된 세라믹 분말의 평균 입도 분포(D50)는 120 ㎚ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 내부 전극의 연결성은 상기 내부 전극을 형성하는 도전성 페이스트에서 니켈 금속 분말의 입자 크기를 변화시켜 구현할 수 있다.
본 발명의 일 실시 예에서, 상기 니켈 금속 분말의 평균 입도 분포(D50)는 120 ㎚ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 본체 내에서 용량 형성에 기여하는 유전체층과 내부 전극으로 이루어진 영역을 액티브영역이라 할 때, 상기 액티브영역의 상하부 연결성에 대한 중앙부 연결성의 비가, 0.87 ≤ 중앙부 연결성/상하부 연결성 ≤ 0.93의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 평균 두께가 0.2 내지 0.6 ㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극의 평균 두께가 0.1 내지 0.5 ㎛일 수 있다.
본 발명의 다른 측면은, 내부 전극이 형성된 복수의 세라믹 그린시트를, 상기 내부 전극이 상기 세라믹 그린시트를 사이에 두고 길이 방향으로 서로 오프셋 되도록 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를, 상기 내부 전극이 양 단면을 통해 번갈아 노출되도록, 1개의 칩에 대응하는 영역으로 절단하여 세라믹 본체를 마련하는 단계; 및 상기 세라믹 본체의 양 단면에 상기 내부 전극과 각각 전기적으로 연결되도록 외부 전극을 형성하는 단계; 를 포함하며, 하기 식으로 표현되는 상기 내부 전극의 연결성이 87% 이상인 적층 세라믹 전자 부품의 제조 방법을 제공한다.
[식] 연결성 = 도전성 페이스트가 형성된 단면의 총 길이/내부 전극 단면의 전체 길이.
본 발명의 일 실시 형태에 따르면, 내부 전극의 연결성을 87 % 이상으로 조절함으로써 정전 용량의 대용량화를 구현하면서 소성시 내부 크랙 발생을 억제하여 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 4는 도 1의 B-B'선 단면도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
이하에서는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A'선 단면도이고, 도 3은 도 2의 S 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 복수의 유전체층(111)이 적층된 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
내부 전극의 연결성은 내부 전극의 도포 비율을 의미하는 것으로, 내부 전극 단면의 전체 길이 대비 실제 도전성 페이스트가 형성된 단면의 총 길이의 비율로 정의될 수 있다.
일반적으로, 내부 전극의 연결성은 65 내지 75 % 수준이나, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 내부 전극 연결성은 87 % 이상이다.
본 실시 형태와 달리 적층 세라믹 커패시터의 내부 전극 연결성이 87 % 미만이면 내부 전극 뭉침에 의해 유전체층의 두께가 균일하지 못하여 내전압 특성에 문제가 발생할 수 있다.
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 이러한 세라믹 본체(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 세라믹 본체(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 서로 대향되는 두께 방향의 면을 양 주면으로, 상기 양 주면을 연결하며 서로 대향되는 길이 방향의 면을 양 단면으로, 이와 수직으로 교차되며 서로 대향되는 폭 방향의 면을 양 측면으로 정의하기로 한다.
또한, 본 실시 형태를 명확하게 설명하기 위해 세라믹 본체(110)의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 유전체층(111)이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
이때, 상기 세라믹 분말의 평균 입도 분포(D50)는 120 ㎚ 이하가 될 수 있으며, 120 ㎚를 초과하게 되면 내전압 특성을 저하시키는 문제점이 있다.
또한, 유전체층(111)의 평균 두께(Td)는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1층의 두께는 0.2 내지 0.6 ㎛가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
여기서, 유전체층(111)의 평균 두께(Td)가 0.2 ㎛ 미만인 경우 내부 전극 연결성에 상관 없이 내부 크랙이 발생하여 신뢰성에 문제가 발생할 수 있으며, 유전체층(111)의 평균 두께(Td)가 0.6 ㎛를 초과하게 되면 용량 저하의 문제가 발생할 수 있다.
세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서 유전체층(111)과 제1 및 제2 내부 전극(121, 122)으로 이루어진 영역인 액티브영역(C)과, 상하 마진부로서 액티브영역(C)의 상하부에 각각 형성된 상부 및 하부 커버층(112, 113)으로 구성될 수 있다.
상부 및 하부 커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 액티브영역(C)의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있으며, 단일 유전체층 또는 2개 이상의 유전체층을 액티브영역(C)의 상면 및 하면에 각각 두께 방향으로 적층하여 형성할 수 있다.
이러한 상부 및 하부 커버층(112, 113)은 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 이때 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 접촉되어 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 액티브영역(C)에서 제1 및 제2 내부 전극(121, 122)이 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(121, 122)의 연결성은 내부 전극을 형성하는 상기 도전성 페이스트에서 니켈 금속 분말의 입자 크기를 변화시켜 구현할 수 있다.
본 실시 형태에서 내부 전극 연결성을 87 % 이상으로 유지하기 위한 상기 니켈 금속 분말의 평균 입도 분포(D50)은 120 ㎚ 이하가 될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)의 두께(te)는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(110)의 크기를 고려하여 0.1 내지 0.5 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)의 평균 두께(te)가 0.1 ㎛ 미만의 경우에는 유전체층(1)의 평균 두께가 0.6 ㎛ 이하에서 내부 전극 연결성 확보가 어려워 정전 용량을 구현하기 곤란한 문제가 발생할 수 있다.
반면에, 제1 및 제2 내부 전극(121, 122)의 평균 두께(te)가 0.5 ㎛를 초과하는 경우에는 전극 두께가 증가하여 커패시터의 유효 용량을 낮추는 문제가 발생할 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)의 적층 수는 용도에 따라 결정될 수 있으며, 예를 들어 200 층 이상일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단면에 형성되며, 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결된다.
이러한 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 은(Ag), 니켈(Ni) 및 구리(Cu) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132) 위에는 필요시 제1 및 제2 도금층(미도시)이 형성될 수 있다.
상기 제1 및 제2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.
이러한 제1 및 제2 도금층은 예를 들어 제1 및 제2 외부 전극(131, 132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층의 구조로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 4는 도 1의 B-B'선 단면도이다.
도 4를 참조하면, 세라믹 본체(110)의 액티브영역(C)은 중앙부(Ac) 내부 전극 연결성과 상하부(At, Ab) 내부 전극 연결성의 비율이, 0.87 ≤ 중앙부 연결성/상하부 연결성 ≤ 0.93의 범위를 만족할 수 있다.
이와 같이 액티브영역(C)의 위치에 따라, 내부 전극 연결성의 비율을 조절하면, 액티브 영역(C)의 상하부(At, Ab)에 비해 상대적으로 잔탄 제거에 불리한 액티브영역(C)의 중앙부(Ac)에 잔탄용 패스(path)가 형성되고, 이에 용이한 잔탄 제거를 통해 스트레스(stress)를 완화시켜 내부 크랙 발생을 억제하여 신뢰성을 향상시킬 수 있다.
이때, 상기 중앙부 연결성/상하부 연결성이 0.87 미만이면 크랙 발생은 억제되지만 용량이 저하되는 문제점이 발생할 수 있다.
반대로, 상기 중앙부 연결성/상하부 연결성이 0.93을 초과하면 용량은 높아지지만 크랙 발생 억제가 제대로 이루어지지 않는 문제점이 발생할 수 있다.
적층 세라믹 커패시터의 제조 방법
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 5를 참조하여, 이하 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저 복수의 그린 시트를 마련한다.
상기 그린 시트는 세라믹 그린 시트로서 세라믹 분말, 용제, 가소제, 결합제 및 분산제 등을 배합한 후 바스킷 밀(Basket Mill) 등을 이용하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름(carrier film) 상에 도포 및 건조하여 수 ㎛ 두께로 제조할 수 있으며, 세라믹 본체(110)의 유전체층(111)을 형성하기 위한 것이다.
이때, 상기 그린 시트에 포함된 세라믹 분말의 평균 입도 분포(D50)는 120 ㎚ 이하가 되도록 할 수 있으며, 평균 두께(td)는 0.2 내지 0.6 ㎛가 되도록 할 수 있다.
다음으로, 상기 그린 시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시켜 내부 전극 막을 형성한다.
상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
또한, 상기 금속 분말은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있다.
한편, 상기 내부 전극 막은 상기 그린 시트 상에 상기 도전성 페이스트를 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하여 형성할 수도 있다.
상기 내부 전극 막은 제1 및 제2 내부 전극(121, 122)을 형성하기 위한 것으로, 상기 금속 분말의 평균 입도 분포(D50)는 120 ㎚ 이하가 되도록 할 수 있으며, 평균 두께(te)는 0.1 내지 0.5 ㎛ 이하가 되도록 할 수 있다.
다음으로, 상기 내부 전극 막이 형성된 그린 시트를 캐리어 필름으로부터 분리시킨 후, 복수의 그린 시트를 상기 내부 전극 막이 상기 그린 시트를 사이에 두고 길이 방향으로 서로 오프셋 되도록 번갈아 적층하고 고온 및 고압으로 가압하여 적층체를 마련한다.
다음으로, 상기 적층체를 상기 내부 전극 막이 양 단면으로 번갈아 노출되도록 1개의 칩에 대응하는 영역으로 절단하고 소성 및 연마하여 제1 및 제2 내부 전극(121, 122)이 양 단면을 통해 번갈아 노출되도록 형성된 세라믹 본체(110)를 마련한다.
이때, 세라믹 본체(110)의 내부 전극 연결성은 87 % 이상이 되도록 한다.
또한, 세라믹 본체(110) 내에서 용량 형성에 기여하는 유전체층(111)과 제1 및 제2 내부 전극(121, 122)으로 이루어진 영역을 액티브영역(C)이라 할 때, 액티브영역(C)의 중앙부 내부 전극 연결성과 상하부 내부 전극 연결성의 비가, 0.87 ≤ 중앙부 연결성/상하부 연결성 ≤ 0.93의 범위를 만족하도록 한다.
다음으로, 세라믹 본체(110)의 양 단면에 복수의 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결되도록 제1 및 제2 외부 전극(131, 132)을 형성한다.
이때, 필요시 제1 및 제2 외부 전극(131, 132) 위에 도금층을 더 형성할 수 있다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었으며, 본 발명이 이러한 실시 예에 제한되는 것은 아니다.
여기서, 내부 전극용 도전성 페이스트는 니켈 금속 분말의 입자 평균 입도 분포(D50)가 80 내지 120 ㎚ 급을 사용하였으며, 니켈 금속 분말의 함량이 전체 대비 45 내지 55 %가 되도록 제작하였다.
상기 내부 전극용 도전성 페이스트를 사용하여 세라믹 분말의 평균 입도 분포(D50)가 80 내지 120 ㎚ 급인 그린 시트 위에 스크린 인쇄 공법으로 내부 전극을 형성한 후, 상기 그린 시트를 200 내지 270 층 적층하여 적층체를 마련하였다.
이후, 상기 적층체를 압착 및 절단하여 1005 규격 사이즈(size)의 칩으로 제조하였으며, 상기 칩을 H2 0.1 % 이하 환원 분위기 및 1050 내지 1200 ℃의 온도에서 소성하여 세라믹 본체를 마련하였다.
이후, 상기 세라믹 본체를 외부 전극 형성 및 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
이때, 상기 적층 세라믹 커패시터의 단면을 관찰한 결과 내부 전극의 평균 두께는 0.1 내지 0.5 ㎛ 수준이었다.
하기 표 1은 본 발명의 비교 예 1 내지 3, 8 내지 10과 실시 예 4 내지 7의 중앙부 연결성/상하층 연결성에 따른 열 충격에 의한 크랙 발생 유무, 신뢰성 만족 여부 및 정전 용량을 비교한 것으로서, 각각의 샘플은 상기 방법에 의해 중앙부 연결성/상하층 연결성을 변화시켜 제조하였다.
여기서, 비교 예는 중앙부 연결성/상하층 연결성이 0.87 내지 0.93의 범위를 벗어나도록 제조하였다.
또한, 상기 크랙은 세라믹 본체에 실장 등의 열 충격이 가해졌을 때 유전체층과 내부 전극의 열팽창 차이에 의해 세라믹 본체의 상하층과 내부 전극 계면 등에서 발생하는 것이며, 이러한 열 충격 크랙의 발생 유무는 세라믹 본체의 다양한 샘플을 제작한 다음 320 ℃의 납조에 2초 동안 침지 시킨 후　50 내지 1,000 배의 현미경으로 관찰하여 그 발생 여부를 평가하였다
샘플# 중앙부 연결성/
상하층 연결성		 크랙 발생 유무 신뢰성 만족 여부 정전용량
1* 0.80 무 ◎ ×
2* 0.83 무 ◎ ×
3* 0.86 무 ◎ ×
4 0.87 무 ◎ ○
5 0.89 무 ◎ ○
6 0.91 무 ○ ◎
7 0.93 무 ○ ◎
8* 0.95 유 X ◎
9* 0.97 유 X ◎
10* 1.00 유 X ◎
*: 본 발명의 범위를 벗어나는 비교 예
×: 불량(75% 이하)
○: 양호(75~85%)
◎: 아주 양호(85% 이상)
상기 표 1을 참조하면, 본 발명의 실시 예인 샘플 4 내지 7의 경우 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율이 본 발명의 범위 내를 만족하며, 따라서 내부 크랙이 발생하지 않고 신뢰성이 만족되며, 정전 용량도 우수함을 알 수 있다.
반면, 본 발명의 비교 예인 샘플 1 내지 3의 경우 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율이 0.87 미만으로서, 내부 크랙이 발생하지 않고 신뢰성은 만족되었으나, 정전 용량에 문제가 있음을 알 수 있다.
또한, 비교 예인 샘플 8 내지 10의 경우 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율이 0.93을 초과함으로써, 정전 용량에는 문제가 없으나, 내부 크랙이 발생하며 신뢰성에 문제가 있음을 알 수 있다.
즉, 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율이 본 발명의 0.87 내지 0.93의 범위를 벗어나면, 정전 용량에 문제가 있거나 내부 크랙이 발생하며 신뢰성에 문제가 발생함을 확인할 수 있다.
따라서, 본 발명의 일 실시 형태에 따르면, 미립의 유전체 및 내부 전극 재료를 사용하여 대용량 정전 용량을 가지는 적층 세라믹 커패시터의 제작에 있어서, 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율을 0.87 내지 0.93을 만족하도록 조절함으로써, 정전 용량의 대용량화를 구현하면서, 세라믹 본체의 중앙부 전극에 잔탄 패스(path)가 형성되도록 하여 열 충격 크랙을 억제하여 신뢰성이 우수한 대용량 적층 세라믹 전자 부품의 구현이 가능하다.
하기 표 2는 유전체층 두께에 따른 열 충격에 의한 크랙 발생 유무, 신뢰성 만족 여부 및 정전 용량을 비교한 것으로서, 각각의 샘플은 상기 방법에 의해 중앙부 내부 전극 연결성/상하층 내부 전극 연결성을 변화시킴과 동시에 유전체층 두께를 변화시켜 제조하였다.
여기서, 비교 예는 중앙부 내부 전극 연결성/상하층 내부 전극 연결성이 0.87 내지 0.93의 범위를 벗어나도록 제조하거나, 유전체층 두께가 0.2 ㎛ 미만이거나 0.6 ㎛를 초과하도록 제조하였다.
샘플# 유전체층 두께
(㎛)		 중앙부 전극연결성/
상하층 전극연결성		 크랙발생
유무		 신뢰성
만족여부		 정전용량
1* 0.6 0.8 무 ◎ X
2* 0.6 0.83 무 ◎ X
3* 0.6 0.86 무 ◎ X
4 0.6 0.87 무 ◎ ○
5 0.6 0.89 무 ◎ ○
6 0.6 0.91 무 ◎ ○
7 0.6 0.93 무 ◎ ○
8* 0.6 0.95 유 X ○
9* 0.6 0.97 유 X ○
10* 0.6 1.0 유 X ◎
11* 0.2 0.8 무 ◎ X
12* 0.2 0.83 무 ◎ X
13* 0.2 0.86 무 ◎ X
14 0.2 0.87 무 ○ ○
15 0.2 0.89 무 ○ ○
16 0.2 0.91 무 ○ ◎
17 0.2 0.93 무 ○ ◎
18* 0.2 0.95 유 X ◎
19* 0.2 0.97 유 X ◎
20* 0.2 1.0 유 X ◎
21* 0.15 0.8 유 X ○
22* 0.15 0.83 유 X ○
23* 0.15 0.86 유 X ◎
24* 0.15 0.87 유 X ◎
25* 0.15 0.89 유 X ◎
26* 0.15 0.91 유 X ◎
27* 0.15 0.93 유 X ◎
28* 0.15 0.95 유 X ◎
29* 0.15 0.97 유 X ◎
30* 0.15 1.0 유 X ◎
31* 0.65 0.8 무 ◎ X
32* 0.65 0.83 무 ◎ X
33* 0.65 0.86 무 ◎ X
34* 0.65 0.87 무 ◎ X
35* 0.65 0.89 무 ◎ X
36* 0.65 0.91 무 ◎ X
37* 0.65 0.93 무 ◎ X
38* 0.65 0.95 유 X X
39* 0.65 0.97 유 X X
40* 0.65 1.0 유 X X
*: 본 발명의 범위를 벗어나는 비교 예
×: 불량(75% 이하)
○: 양호(75~85%)
◎: 아주 양호(85% 이상)
상기 표 2를 참조하면, 본 발명의 실시 예인 샘플 4 내지 7과 샘플 14 내지 17의 경우 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율 및 유전체층의 두께가 본 발명의 범위를 만족하며, 따라서 내부 크랙이 발생하지 않고 신뢰성이 만족되며, 정전 용량도 우수함을 알 수 있다.
반면, 본 발명의 비교 예인 샘플 1 내지 3과 샘플 11 내지 13의 경우 유전체층의 두께가 본 발명의 범위를 만족하지만 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율이 0.87 미만으로서, 내부 크랙이 발생하지 않고 신뢰성은 만족되었으나, 정전 용량에 문제가 있음을 알 수 있다.
또한, 비교 예인 샘플 8 내지 10과 샘플 18 내지 20의 경우 유전체층의 두께가 본 발명의 범위를 만족하지만 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율이 0.93을 초과함으로써, 정전 용량에는 문제가 없으나, 내부 크랙이 발생하며 신뢰성에 문제가 있음을 알 수 있다.
또한, 비교 예인 샘플 21 내지 30의 경우 유전체층의 두께가 0.2 ㎛ 미만으로서, 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율에 상관없이 내부 크랙이 발생하며 신뢰성에 문제가 있음을 알 수 있다.
또한, 비교 예인 샘플 31 내지 40의 경우 유전체층의 두께가 0.6 ㎛를 초과함으로써, 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율에 상관없이 정전 용량에 문제자 있음을 알 수 있다.
따라서, 본 발명의 일 실시 형태에 따르면, 미립의 유전체 및 내부 전극 재료를 사용하여 대용량 정전 용량을 가지는 적층 세라믹 커패시터의 제작에 있어서, 중앙부 내부 전극 연결성과 상하층 내부 전극 연결성의 비율을 0.87 내지 0.93을 만족하도록 조절하고, 유전체층의 두께는 0.2 내지 0.6 ㎛로 조절함으로써, 정전 용량의 대용량화를 구현하면서 세라믹 본체의 중앙부 전극에 잔탄 패스(path)가 형성되도록 하여 열 충격 크랙을 억제하여 신뢰성이 우수한 대용량 적층 세라믹 전자 부품의 구현이 가능하다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112 ; 상부 커버층
113 ; 하부 커버층 121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극 C ; 액티브영역

Claims (14)

  1. 복수의 유전체층이 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성된 복수의 내부 전극; 및
    상기 세라믹 본체의 양 단면에 형성되며, 상기 내부 전극과 각각 전기적으로 연결된 외부 전극; 을 포함하며,
    하기 식으로 표현되는 상기 내부 전극의 연결성이 87 % 이상이고,
    상기 세라믹 본체 내에서 용량 형성에 기여하는 유전체층과 내부 전극으로 이루어진 영역을 액티브영역이라 할 때, 상기 액티브영역의 상하부 연결성에 대한 중앙부 연결성의 비가, 0.87 ≤ 중앙부 연결성/상하부 연결성 ≤ 0.93의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 전자 부품.

    [식]
    연결성 = 도전성 페이스트가 형성된 단면의 총 길이/내부 전극 단면의 전체 길이
  2. 제1항에 있어서,
    상기 유전체층에 포함된 세라믹 분말의 평균 입도 분포(D50)가 120 ㎚ 이하인 것을 특징으로 하는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 내부 전극의 연결성은 상기 내부 전극을 형성하는 도전성 페이스트에서 금속 분말의 입자 크기를 변화시켜 구현하는 것을 특징으로 하는 적층 세라믹 전자 부품.
  4. 제3항에 있어서,
    상기 금속 분말의 평균 입도 분포(D50)가 120 ㎚ 이하인 것을 특징으로 하는 적층 세라믹 전자 부품.
  5. 삭제
  6. 제1항에 있어서,
    상기 유전체층의 평균 두께가 0.2 내지 0.6 ㎛인 것을 특징으로 하는 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 내부 전극의 평균 두께가 0.1 내지 0.5 ㎛인 것을 특징으로 하는 적층 세라믹 전자 부품.
  8. 내부 전극이 형성된 복수의 세라믹 그린시트를, 상기 내부 전극이 상기 세라믹 그린시트를 사이에 두고 길이 방향으로 서로 오프셋 되도록 적층하고 가압하여 적층체를 마련하는 단계;
    상기 적층체를, 상기 내부 전극이 양 단면을 통해 번갈아 노출되도록, 1개의 칩에 대응하는 영역으로 절단하여 세라믹 본체를 마련하는 단계; 및
    상기 세라믹 본체의 양 단면에 상기 내부 전극과 각각 전기적으로 연결되도록 외부 전극을 형성하는 단계; 를 포함하며,
    하기 식으로 표현되는 상기 내부 전극의 연결성이 87% 이상이고,
    상기 세라믹 본체 내에서 용량 형성에 기여하는 유전체층과 내부 전극으로 이루어진 영역을 액티브영역이라 할 때, 상기 액티브영역의 상하부 연결성에 대한 중앙부 연결성의 비가, 0.87 ≤ 중앙부 연결성/상하부 연결성 ≤ 0.93의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.

    [식]
    연결성 = 도전성 페이스트가 형성된 단면의 총 길이/내부 전극 단면의 전체 길이
  9. 제8항에 있어서,
    상기 적층체를 마련하는 단계는, 상기 세라믹 그린시트에 포함된 세라믹 분말의 평균 입도 분포(D50)가 120 ㎚ 이하가 되도록 하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  10. 제8항에 있어서,
    상기 내부 전극의 연결성은 상기 내부 전극을 형성하는 도전성 페이스트에서 금속 분말의 입자 크기를 변화시켜 구현하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  11. 제10항에 있어서,
    상기 금속 분말의 평균 입도 분포(D50)가 120 ㎚ 이하가 되도록 하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  12. 삭제
  13. 제8항에 있어서,
    상기 적층체를 마련하는 단계는, 상기 세라믹 그린시트의 평균 두께가 0.2 내지 0.6 ㎛가 되도록 하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
  14. 제8항에 있어서,
    상기 적층체를 마련하는 단계는, 상기 내부 전극의 평균 두께가 0.1 내지 0.5 ㎛가 되도록 하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
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