KR101197921B1 - 적층 세라믹 전자 부품 - Google Patents

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KR101197921B1 KR1020110106315A KR20110106315A KR101197921B1 KR 101197921 B1 KR101197921 B1 KR 101197921B1 KR 1020110106315 A KR1020110106315 A KR 1020110106315A KR 20110106315 A KR20110106315 A KR 20110106315A KR 101197921 B1 KR101197921 B1 KR 101197921B1
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Abstract

본 발명의 일 실시 형태의 적층 세라믹 전자 부품은 0603 사이즈 이하인 적층 세라믹 전자 부품에 있어서, 복수의 내부 전극들 및 상기 내부 전극들 사이에 배치되는 유전체 층을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 외면에 배치되고, 상기 내부 전극들과 전기적으로 연결된 외부전극;을 포함하고, 상기 세라믹 바디의 길이 방향의 중심부를 상기 세라믹 바디의 폭 방향과 두께 방향으로 절단한 단면 상에서 상기 내부 전극들이 중첩되어 있는 영역을 엑티브 영역으로 정의하고, 상기 폭 방향과 두께 방향으로 절단한 단면의 전체 면적을 At, 상기 엑티브 영역의 면적을 Aa로 정의할 때, 65%≤Aa/At≤90%를 만족하며, 상기 엑티브 영역을 상기 폭 방향 및 상기 두께 방향으로 각각 3등분하여 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)으로 구분할 때, 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 상기 두께 방향 상부의 폭 방향 중간부 영역 및 상기 두께 방향 하부의 폭 방향 중간부 영역 이외의 영역(①, ③, ④, ⑤, ⑥, ⑦, ⑨)에서의 내부 전극의 연속성보다 클 수 있다.

Description

적층 세라믹 전자 부품{Multi-layered ceramic electronic component}
본 발명은 적층 세라믹 전자 부품에 관한 것이다.
적층 세라믹 전자 부품의 하나인 적층 세라믹 커패시터는 다수의 유전체 층 사이에 내부 전극이 형성된다.
전자 제품들이 소형화 및 다기능화 됨에 따라, 상기 전자 제품들에 내장되는 칩 타입 적층 커패시터도 소형화 및 고용량화 되도록 요구된다.
적층 세라믹 커패시터를 소형화 및 고용량화 하기 위해, 세라믹 바디 내의 내부 전극 사이에 개재되는 유전체 층의 두께를 작게 하거나, 내부 전극의 적층 수를 증가시키는 방법을 이용한다.
이와 같이 적층 세라믹 커패시터가 소형화 및 고용량화 하는 방법을 사용함에 따라 적층 세라믹 커패시터 내부에서 내부 전극이 차지하는 엑티브 영역에서 내부 전극의 형성 밀도가 증가한다.
상기 엑티브 영역 내의 내부 전극의 형성밀도가 증가하면, 세라믹 그린시트의 절단이나 소결과 같은 작은 내부응력 변화에도 유전체 층과 내부 전극층 사이의 계면에 크랙(crack)과 같은 내부 결함의 문제점을 야기할 수 있다.
유전체 층과 내부 전극층 사이의 계면에 크랙(crack)과 같은 내부 결함이 발생하는 경우는 용량 확보와 같은 원하는 특성을 얻을 수가 없으며, 적층 세라믹 커패시터와 같은 적층 세라믹 전자 부품의 신뢰성이 낮아진다.
본 발명의 일 실시 형태의 목적은 소형화 및 고용량화 하더라도 내부응력을 완화하여 내부결함이나 특성이 향상되도록 하는 적층 세라믹 전자 부품을 제공하는 것이다.
본 발명의 일 실시 형태의 적층 세라믹 전자 부품은 0603 사이즈 이하인 적층 세라믹 전자 부품에 있어서, 복수의 내부 전극들 및 상기 내부 전극들 사이에 배치되는 유전체 층을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 외면에 배치되고, 상기 내부 전극들과 전기적으로 연결된 외부전극;을 포함하고, 상기 세라믹 바디의 길이 방향의 중심부를 상기 세라믹 바디의 폭 방향과 두께 방향으로 절단한 단면 상에서 상기 내부 전극들이 중첩되어 있는 영역을 엑티브 영역으로 정의하고, 상기 폭 방향과 두께 방향으로 절단한 단면의 전체 면적을 At, 상기 엑티브 영역의 면적을 Aa로 정의할 때, 65%≤Aa/At≤90%를 만족하며, 상기 엑티브 영역을 상기 폭 방향 및 상기 두께 방향으로 각각 3등분하여 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)으로 구분할 때, 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 상기 두께 방향 상부의 폭 방향 중간부 영역 및 상기 두께 방향 하부의 폭 방향 중간부 영역 이외의 영역(①, ③, ④, ⑤, ⑥, ⑦, ⑨)에서의 내부 전극의 연속성보다 클 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성은 85% 이상일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 상부의 폭 방향 중간부 영역(②) 및 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 상기 두께 방향 상부의 폭 방향 중간부 영역 및 상기 두께 방향 하부의 폭 방향 중간부 영역 이외의 영역(①, ③, ④, ⑤, ⑥, ⑦, ⑨)에서의 내부 전극의 연속성보다 클 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 엑티브 영역에서, 두께 방향 중간부의 폭 방향 중간부(⑤)의 내부 전극의 연속성이 가장 작을 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 중간부의 폭 방향 중간부(⑤)의 내부 전극의 연속성은 80% 이상일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성과 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성의 차이의 절대값은 3% 이상일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 절단한 단면의 마진부의 폭은 50㎛ 이하일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 내부전극의 적층수는 200층 이상일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 세라믹 바디의 길이, 폭 및 두께는 각각 0.6±0.15mm, 0.3±0.15mm 및 0.3±0.15mm의 범위, 또는 0.4±0.10mm, 0.2±0.10mm 및 0.2±0.10mm의 범위를 가질 수 있다.
다른 측면에서, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품은 유전체 층과 내부 전극을 포함하는 세라믹 바디; 상기 세라믹 바디의 폭 방향과 두께 방향으로 절단한 단면 상에서 상기 내부 전극들이 중첩되어 용량 형성에 기여하는 엑티브 영역; 및 상기 엑티브 영역의 외부를 규정하는 마진부;를 포함하며, 상기 엑티브 영역을 상기 폭 방향 및 상기 두께 방향으로 각각 3등분하여 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)으로 구분할 때, 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 상기 두께 방향 상부의 폭 방향 중간부 영역 및 상기 두께 방향 하부의 폭 방향 중간부 영역 이외의 영역(①, ③, ④, ⑤, ⑥, ⑦, ⑨)에서의 내부 전극의 연속성보다 클 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성은 85% 이상일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 엑티브 영역에서 두께 방향 중간부의 폭 방향의 중간부 영역(⑤)의 내부 전극의 연속성이 가장 작을 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 중간부의 폭 방향의 중간부 영역(⑤)의 내부 전극의 연속성은 80% 이상일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성과 두께 방향 중간부의 폭 방향의 중간부 영역(⑤)의 내부 전극의 연속성의 차이의 절대값은 3% 이상일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 절개한 단면의 전체 면적에 대한 상기 엑티브 영역의 면적의 비가 65% 내지 90% 이고, 상기 적층 세라믹 전자 부품은 0603 사이즈 이하일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 마진부의 폭은 50㎛ 이내일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 세라믹 바디의 길이, 폭 및 두께는 각각 0.6±0.15mm, 0.3±0.15mm 및 0.3±0.15mm의 범위, 또는 0.4±0.10mm, 0.2±0.10mm 및 0.2±0.10mm의 범위를 가질 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 내부 전극의 적층수는 200층 이상일 수 있다.
또 다른 측면에서, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품은 0603 사이즈 이하인 적층 세라믹 전자 부품에 있어서, 복수의 내부 전극들 및 상기 내부 전극들 사이에 배치되는 유전체 층을 보함하는 세라믹 바디; 및 상기 세라믹 바디의 외면에 배치되고, 상기 내부 전극들과 전기적으로 연결된 외부 전극;을 포함하고, 상기 세라믹 바디의 길이 방향의 중심부를 상기 세라믹 바디의 폭 방향과 두께 방향으로 절단한 단면 상에서 상기 내부 전극들이 중첩되어 있는 영역을 엑티브 영역으로 정의하고, 상기 폭 방향과 두께 방향으로 절단한 단면의 전체 면적을 At, 상기 엑티브 영역의 면적을 Aa로 정의할 때, 65%≤Aa/At≤90%를 만족하며, 상기 엑티브 영역을 상기 폭 방향 및 상기 두께 방향으로 각각 3등분하여 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)으로 구분할 때, 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성보다 클 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성은 85% 이상일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 중간부의 폭 방향 중간부(⑤)의 내부 전극의 연속성은 80% 이상일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 상부의 폭 방향 중간부 영역(②) 및 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 상기 두께 방향 중간부의 폭 방향 중간부(⑤)의 내부 전극의 연속성보다 클 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성과 상기 두께 방향 중간부의 폭 방향의 중간부 영역(⑤)의 내부 전극의 연속성의 차이의 절대값은 3% 이상일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 상부의 폭 방향 중간부 영역(②) 또는 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)에서의 내부 전극의 연속성이 상기 두께 방향 상부의 폭 방향 중간부 영역(②), 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧) 및 상기 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)을 제외한 영역(①, ③, ④, ⑥, ⑦, ⑨)의 내부 전극의 연속성보다 클 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 두께 방향 상부의 폭 방향 중간부 영역(②), 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧) 및 상기 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)을 제외한 영역(①, ③, ④, ⑥, ⑦, ⑨)의 내부 전극의 연속성은 상기 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성보다 클 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 엑티브 영역에서 상기 두께 방향 중간부의 폭 방향의 중간부 영역(⑤)의 내부 전극의 연속성이 가장 작을 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 절단한 단면의 마진부의 폭은 50㎛ 이하일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 세라믹 바디의 길이, 폭 및 두께는 각각 0.6±0.15mm, 0.3±0.15mm 및 0.3±0.15mm의 범위, 또는 0.4±0.10mm, 0.2±0.10mm 및 0.2±0.10mm의 범위를 가질 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품의 상기 내부 전극의 적층수는 200층 이상일 수 있다.
본 발명의 일 실시 형태의 적층 세라믹 전자 부품에 의하면, 소형화 및 고용량화 하더라도 내부응력을 완화하여 유전체 층과 내부 전극층 사이의 계면에 크랙(crack)과 같은 내부 결함이 발생하는 것을 감소할 수 있다.
또한, 본 발명의 일 실시 형태의 적층 세라믹 전자 부품에 의하면, 내부결함이 없고 특성이 향상된 신뢰성 있는 적층 세라믹 전자 부품을 제공하는 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 개략 부분 절개 사시도.
도 2는 도 1의 Ⅱ-Ⅱ' 라인의 절단면을 도시한 개략도.
도 3은 도 1의 Ⅲ-Ⅲ' 라인의 절단면을 도시한 개략도.
도 4는 도 3의 절단면의 엑티브 영역을 균분하여 도시한 개략도.
도 5는 도 4의 A 부분의 촬영된 이미지를 개략적으로 도시한 개략도.
도 6은 본 발명의 일 실시예에 따른 내부 전극의 연결성의 측정방법을 설명하기 위한 개략도.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 일 실시예에 따른 적층 세라믹 전자 부품은 세라믹층인 유전체 층을 이용하며, 상기 유전체 층을 사이에 두고 내부 전극이 서로 대향하는 구조를 가지는 적층 세라믹 커패시터, 적층 베리스터, 서미스터, 압전소자, 다층 기판 등에도 적절하게 이용될 수 있다.
이하에서는 적층 세라믹 커패시터를 이용하여 본 발명의 실시예를 설명하고자 한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 개략 부분 절개 사시도이며, 도 2는 도 1의 Ⅱ-Ⅱ' 라인의 절단면을 도시한 개략도이며, 도 3은 도 1의 Ⅲ-Ⅲ' 라인의 절단면을 도시한 개략도이다.
도 1 내지 도 3을 참조하면, 적층 세라믹 커패시터(10)는 세라믹 바디(12), 엑티브 영역(60), 마진부(M)를 포함할 수 있다.
상기 세라믹 바디(12)는 세라믹 그린시트 상에 내부 전극(20)을 형성하도록 도전성 페이스트를 도포하고, 상기 내부 전극(20)이 형성된 세라믹 그린시트를 적층한 후 소결하여 제조될 수 있다. 상기 세라믹 바디(12)는 다수의 유전체 층(40)과 내부 전극(20)이 반복적으로 적층하여 형성될 수 있다.
상기 세라믹 바디(12)는 육면체 형상일 수 있다. 칩 형상으로 소결할 때, 세라믹 분말의 소결 수축으로 인하여, 세라믹 바디(12)의 외관은 완전한 직선을 가진 육면체 형상은 아닐 수 있다. 다만, 상기 세라믹 바디(12)는 실질적으로 육면체 형상을 가질 수 있다.
본 발명의 실시예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향(T)은 내부 전극이 적층된 내부 전극의 적층 방향과 동일한 개념으로 사용될 수 있다. 본 발명의 일 실시예에서, 상기 길이 방향(L)은 내부 전극(20)이 상기 내부 전극(20)과 전기적으로 연결되는 외부 전극(14, 16)으로 연장하는 방향으로 정의될 수 있다. 본 발명은 길이 방향(L)이 폭 방향(W)보다 큰 적층 세라믹 전자 부품에 적용될 수도 있고, 길이 방향(L)이 폭 방향(W)보다 작은 적층 세라믹 전자 부품에 적용될 수도 있다. 또한, 도 1에 도시된 실시예와 딜리, 본 발명은 복수의 외부 전극이 세라믹 바디의 하나의 외면에 함께 배치되는 적층 세라믹 전자 부품에도 적용될 수 있다.
도 1의 실시예는 길이 방향이 폭이나 두께 방향보다 큰 직육면체 형상을 가진 칩 타입 적층 커패시터(10)이다.
소결된 상기 세라믹 바디(12)를 도 2와 같이 길이와 두께 방향(L-T)으로 절개한 단면(이하, 'L-T 단면') 및 도 3과 같이 폭과 두께 방향(W-T)으로 절개한 단면(이하, 'W-T 단면')에서 유전체 층(40)과 내부 전극(20)을 관찰할 수 있다.
상기 유전체 층(40)을 이루는 재료로서, 고용량화를 위해 고유전율을 갖는 세라믹 분말을 사용할 수 있다. 상기 세라믹 분말은 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있으며, 이에 제한 되는 것은 아니다.
상기 내부 전극(20)은 제1 내부 전극(22)과 제2 내부 전극(24)을 포함할 수 있으며, 상기 제1 및 제2 내부 전극(22, 24)은 각각 제1 및 제2 외부 전극(14, 16)으로 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부 전극(14, 16)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다. 상기 도전성 페이스트에 포함되는 금속 분말은 Cu, Ni, 또는 이들의 합금을 사용할 수 있으며, 특별히 이들로 제한되는 것은 아니다.
여기서, 상기 제1 및 제2 내부 전극(22, 24)는 유전체 층(40)을 사이에 두고 교대로 반복 적층될 수 있다. 도 2의 L-T 단면 및 도 3의 W-T 단면 상에서, 유전체 층(40)을 사이에 두고 제1 및 제2 내부 전극(22, 24)이 중첩되어 있는 전체 부분을 엑티브 영역(60)이라고 정의한다. 또한, 상기 엑티브 영역(60)과 상기 세라믹 바디(12)의 외부면 사이를 마진부(M)라고 정의한다. 상기 마진부(M) 중 상기 엑티브 영역(60)의 상부 및 하부 마진부(M)를 특히, 상부 및 하부 커버층(62, 64)으로 정의할 수 있다.
상기 세라믹 바디(12)를 구성하는 복수의 유전체 층(40)은 소결된 상태로써, 인접하는 유전체 층(40)끼리의 경계는 주사전자현미경(SEM, Scanning Eletron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
여기서, 도 2 및 도 3은 상기 세라믹 바디(12)의 폭 방향(W)의 중심부와 길이 방향(L)의 중심부를 각각 절개한 도면을 도시한 것이다.
상기 세라믹 바디(12)의 폭 방향(W) 또는 길이 방향(L)의 중심부는 상기 세라믹 바디(12)의 폭 방향(W) 또는 길이 방향(L)의 중심점에서의 거리가 상기 세라믹 바디(12)의 폭(W) 또는 길이(L)의 15% 범위 내의 지점으로 규정할 수 있다.
한편, 소형화를 위해, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(10)의 사이즈는 상기 세라믹 바디(12)의 길이, 폭 및 두께를 각각 0.6±0.15mm, 0.3±0.15mm, 및 0.3±0.15mm(0603 사이즈)나 0.4±0.10mm, 0.2±0.10mm, 및 0.2±0.10mm(0402 사이즈)와 같이 0603 사이즈 이하의 표준 사이즈를 가질 수 있다.
또한, 고용량화 (예컨대, 0603 사이즈의 적층 세라믹 커패시터의 경우 1㎌ 이상)를 위해, 상기 세라믹 바디(12) 내에 내부 전극(20)의 적층수는 200층 이상일 수 있다. 또한, 상기 마진부(M)의 폭은 약 50㎛ 이내로 설정할 수 있다.
이하에서 설명하는 바와 같이 본 발명은 상기 엑티브 영역(60)을 형성하는 상기 내부 전극(20)의 전극의 연속성을 상기 엑티브 영역(60)의 각 세부 영역 별로 달리하여 적층 세라믹 전자 제품의 특성을 향상시킬 수 있다.
도 4는 도 3의 절단면의 엑티브 영역을 균분하여 도시한 개략도이며, 도 5는 도 4의 A 부분의 촬영된 이미지를 개략적으로 도시한 개략도이며, 도 6은 본 발명의 일 실시예에 따른 내부 전극의 연결성의 측정방법을 설명하기 위한 개략도이다.
도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(10)의 세라믹 바디(12)의 W-T 단면의 엑티브 영역(60)을 상기 세라믹 바디(12)의 폭 방향(W)과 두께 방향(T)으로 각각 3 등분하여 9개의 영역으로 균분할 경우, 각각의 영역을 두께 방향(T) 상부의 폭 방향(W) 좌측부 영역(①), 두께 방향(T) 상부의 폭 방향 중간부 영역(②), 두께 방향(T) 상부의 폭 방향(W) 우측부 영역(③), 두께 방향(T) 중간부의 폭 방향(W) 좌측부 영역(④), 두께 방향(T) 중간부의 폭 방향(W) 중간부 영역(⑤), 두께 방향(T) 중간부의 폭 방향(W) 우측부 영역(⑥), 두께 방향(T) 하부의 폭 방향(W) 좌측부 영역(⑦), 두께 방향(T) 하부의 폭 방향(W) 중간부 영역(⑧), 두께 방향(T) 하부의 폭 방향(W) 우측부 영역(⑨)으로 정의할 수 있다.
이 경우, 본 발명의 일 실시예에 따르면, 두께 방향(T) 상부의 폭 방향 중간부 영역(②)의 내부 전극(20)의 연속성 또는 두께 방향(T) 하부의 폭 방향(W) 중간부 영역(⑧)의 내부 전극(20)의 연속성이 나머지 영역(①, ③, ④, ⑤, ⑥, ⑦, ⑨)의 내부 전극(20)의 연속성 보다 크다. 본 발명의 다른 일 실시예에 따르면, 두께 방향(T) 상부의 폭 방향 중간부 영역(②)의 내부 전극(20)의 연속성 및 두께 방향(T) 하부의 폭 방향(W) 중간부 영역(⑧)의 내부 전극(20)의 연속성이 나머지 영역(①, ③, ④, ⑤, ⑥, ⑦, ⑨)의 내부 전극(20)의 연속성보다 클 수 있다.
또한, 본 발명의 다른 일 실시예에 따르면, 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극(20)의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극(20)의 연속성이 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극(20)의 연속성보다 클 수도 있다.
W-T 단면에서 상기 내부 전극(20)의 연속성은 상기 내부 전극(20)이 폭 방향(W)을 기준으로 연속적으로 형성된 정도를 의미하며, 내부 전극(20)이 단절된 부분이 적을수록 상기 내부 전극(20)의 연속성은 커진다.
도 6을 참조하면, 상기 내부 전극(20)의 연속성은 내부 전극(20)이 단절된 부분을 의미하는 내부 전극(20) 사이에 형성된 갭(G, gap)을 제외하고 얼마나 연속적으로 내부 전극(10)이 형성되어 있는지를 규정하는 것이다.
상기 갭(G)은 상기 내부 전극(20)을 관통한 부분을 의미하며, 내부 전극(20)의 표면의 일부에만 형성되거나 내부 전극(20) 내부에 형성되어 내부 전극(20)을 관통하지 기공은 포함하지 않는다. 상기 갭(G)은 유전체 층(40)에 의해 채워질 수 있다.
특히, 상기 엑티브 영역(60)의 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨) 중 하나의 영역(이하, "특정 영역")의 내부 전극의 연속성은 상기 특정 영역 내에서 내부 전극이 얼마나 연속적으로 형성되어 있는지를 의미한다.
본 발명의 일 실시형태에 따르면, 상기 특정 영역의 내부 전극 연속성은 상기 특정 영역 내의 일 부분에서 추출된 이미지(도 5 참조)로부터 측정될 수 있다.
예를 들어, 상기 특정 영역 (예컨대, 두께 방향 상부의 폭 방향 중간부 영역(②))의 내부전극 연속성을 측정하기 위해서, 도 5에 도시된 바와 같이, 세라믹 소체의 길이 방향의 중앙부에서 폭과 두께 방향(W-T)으로 절단한 단면상에서, 상기 특정 영역 내의 일부 영역을 주사전자현미경(SEM, Scanning Eletron Microscope) 또는 광학현미경으로 이용하여 내부전극들(20)의 이미지를 추출한다.
도 5는 상기 특정 영역 내의 일 부분에서 추출된 이미지를 상세하게 도시한 도면이다. 도 5를 참조하면, 상기 특정 영역 내의 일 부분에서 유전체층(40)을 사이에 두고 마주하는 내부 전극들(20)은 내부 전극들(20)이 단절되도록 하는 갭(G)으로부터 내부 전극(20)의 연속성을 측정할 수 있다.
도 6은 본 발명의 일 실시예에 따른 내부 전극의 연속성을 측정하는 방법을 설명하기 위한 개략도이다.
도 6을 참조하면, 도 5와 같이 추출된 내부 전극들(20)의 이미지에서 갭(G)을 포함한 내부 전극의 전체 길이를 T, 실제 내부 전극이 형성된 부분의 길이를 t1, t2, t3, …, tn으로 규정하면, 실제 내부 전극의 길이(t1 + t2 + t3 + … + tn)는 상기 추출된 내부전극들(20)의 이미지 상의 내부전극의 전체길이(T)에서 갭(G)의 길이를 뺀 값으로 측정될 수 있다. 여기서, 상기 특정 영역의 내부전극의 연속성은 (t1 + t2 + t3 +?+ tn) /T로 표현될 수 있다. 도 6은 도 5의 내부 전극의 하나의 층에서 실제 내부 전극이 형성된 네 부분(t1, t2, t3 및 t4)만 표현되어 있으나, 실제 전극이 형성된 부분의 수는 특별히 제한되지 않는다.
상기 특정 영역(예컨대, 두께 방향 상부의 폭 방향 중간부 영역(②))의 내부전극 연속성은 상기 특정 영역 내의 복수의 지점에서 스캔한 복수의 이미지로부터 측정된 각각의 내부전극 연속성의 평균으로 계산될 수도 있다.
예를 들어, 상기 특정 영역 내에서 임의로 추출된 5개의 이미지로부터, 도 5 및 도 6을 참조하여 설명한 바와 같이 내부 전극의 연속성을 각각 측정하고, 상기 5개의 이미지로부터 각각 측정된 내부 전극의 연속성의 평균을 상기 특정 영역의 내부 전극의 연속성으로 간주할 수 있다.
상기 내부 전극(20)의 연속성은 도 5와 같은 고배율 이미지를 시그마 스캔 프로(SigmaScan Pro) 등과 같은 컴퓨터 프로그램으로 분석하여 계산할 수 있다.
상기 갭(G)은 내부 전극(20)이 소결될 때, 내부 전극(20)이 뭉쳐서 끊기는 현상으로 발생할 수 있다. 상기 내부 전극(20)이 끊어지게 되는 원인을 상세하게 설명하면, 소결 공정 시, 내부 전극(20)의 소결 수축 거동과 세라믹인 유전체 층(40)의 소결 수축 거동이 크게 다르기 때문에 소결 수축 개시 온도의 차이가 크게 날수록 내부 전극(20)의 끊김이 발생할 수 있다.
상기 갭(G)의 발생율, 즉 내부 전극(20)의 연속성을 상기 9개의 균등한 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)에서 다르게 하여 내부 전극(20)과 유전체 층(40) 사이에서 발생하는 계면 크랙을 방지할 수 있다.
내부 전극(20)의 연속성이 W-T 단면을 기준으로 상기 9개의 균등한 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)에서 균일하거나, 두께 방향 상부의 폭 방향 중간부 영역(②), 두께 방향 하부의 폭 방향 중간부 영역(⑧), 또는 두께 방향 상부의 폭 방향 중간부 영역(②) 및 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극(20)의 연속성의 내부 전극(20)의 연속성이 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극(20)의 연속성보다 낮은 경우는 본 발명의 일 실시예에 따르는 두께 방향 상부의 폭 방향 중간부 영역(②), 두께 방향 하부의 폭 방향 중간부 영역(⑧), 또는 두께 방향 상부의 폭 방향 중간부 영역(②) 및 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극(20)의 연속성의 내부 전극(20)의 연속성이 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극(20)의 연속성보다 좋은 경우에 비해 적층체의 계면 크랙 발생 가능성 높으며, 실장 후에도 성능 발휘가 어렵다.
본 발명의 일 실시예에 따르면, W-T 단면 상의 상기 엑티브 영역(60)에서 상기 두께 방향 상부의 폭 방향 중간부 영역(②), 두께 방향 하부의 폭 방향 중간부 영역(⑧), 또는 두께 방향 상부의 폭 방향 중간부 영역(②) 및 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극(20)의 연속성의 내부 전극(20)의 연속성은 85% 이상일 수 있다.
또한, 상기 두께 방향 상부의 폭 방향 중간부 영역(②) 및 두께 방향 하부의 폭 방향 중간부 영역(⑧)을 제외한 상기 엑티브 영역(60)의 영역(①, ③, ④, ⑤, ⑥, ⑦, ⑨)에 있어서, 상기 엑티브 영역(60)의 폭 및 두께 방향(W-T)의 중간부의 영역(⑤)의 내부 전극(20)의 연속성이 가장 작을 수 있다.
여기서, 상기 엑티브 영역(60)의 폭 및 두께 방향(W-T)의 중간부의 영역(⑤)의 연속성은 80% 이상일 수 있다.
상기 엑티브 영역(60)의 폭 및 두께 방향(W-T)의 중간부의 영역(⑤)의 내부 전극(20)의 연속성이 80% 미만인 경우는 중간부의 영역(⑤)외의 부분에서 전극 뭉침 현상이 증가되어 정전용량을 감소시킬 수 있다.
한편, 본 발명의 일 실시형태에 따르면, 상기 W-T 단면 상의 엑티브 영역(60)에서, 두께 방향 상부의 폭 방향 중간부 영역(②), 두께 방향 하부의 폭 방향 중간부 영역(⑧) 및 두께 방향 중간부의 폭 방향 중간부 영역(⑤)을 제외한 영역(①, ③, ④, ⑥, ⑦, ⑨)의 내부 전극(20)의 연속성은 두께 방향 상부의 폭 방향 중간부 영역(②) 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극(20)의 연속성보다는 작고, 상기 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극(20)의 연속성보다 클 수 있다. 즉, 상기 엑티브 영역에서, 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성이 가장 작을 수 있다.
이와 같은 경우에는, 적층 세라믹 커패시터(10)가 소성된 후 기판에 실장되어 열 충격을 받거나 휨 발생 시에도, 적층 세라믹 커패시터(10)의 내부에 응력이 적게 걸리므로 신뢰성을 더 향상시킬 수 있다.
또한, 본 발명의 다른 일 실시형태에 따르면, 상기 두께 방향 상부의 폭 방향 중간부 영역(②) 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극(20)의 연속성과 상기 두께 방향 중간부 영역(⑤)의 내부 전극의 연속성의 차이의 절대값은 3% 이상일 수 있다.
상기 절대값의 차이가 3% 이상이면, 칩 전체에 걸리는 내부 응력을 더욱 감소시키는 효과가 있다. 만약, 상기 절대값의 차이가 3% 이내가 되는 경우에는 칩 전체에 걸리는 내부 응력이 높기 때문에, 소성 후에 계면 크랙이 발생하지 않았더라도 향후에 계면 크랙이 발생할 가능성이 높을 수 있다. 이에 따라, 적층 세라믹 커패시터의 수명이 단축될 가능성이 높아질 수 있다.
그리고, 본 발명의 일 실시형태에 따르면, 상기 W-T 단면의 전체 면적(At)에 대한 상기 엑티브 영역(60)의 면적(Aa)의 비(Aa/At)가 65% 내지 90% 일 수 있다.
상기 W-T 단면의 전체 면적(At)에 대한 상기 엑티브 영역(60)의 면적(Aa)의 비(Aa/At)가 90% 이상인 경우에는 마진부의 비율이 작기 때문에 사이드 크랙(side crack)에 취약하며, 칩의 평균 수명이 단축될 수 있다. 또한, 외부 전극 도포, 도금 후에도 실링이 완전하지 않을 경우 내습 문제가 발생할 수 있다.
한편, 상기 W-T 단면의 전체 면적(At)에 대한 상기 엑티브 영역(60)의 면적(Aa)의 비(Aa/At)가 65% 이하인 경우에는 엑티브 영역(60)의 유효 전극 면적이 부족하여 목표한 정전용량을 구현하기 곤란할 수 있다.
실험예
아래의 표 1은 다양한 칩 사이즈의 적층 세라믹 커패시터의 세라믹 바디의 W-T 단면에서 엑티브 영역의 각 위치에 따른 내부 전극의 연속성과 계면 크랙 발생 여부의 상관 관계를 알아보기 위한 실험의 결과를 나타낸다. 표 1의 실험에 사용된 다양한 칩 사이즈의 적층 세라믹 커패시터들은 고용량을 구현하기 위해 200층 내지 500층의 적층수를 가지며, 엑티브 영역에 형성된 내부 전극의 형성 밀도가 상대적으로 높은 적층 세라믹 커패시터 중에서 선택되었다.
도 4 내지 도 6을 참조하여 설명한 바와 같이, 다양한 칩 사이즈의 적층 세라믹 커패시터에 대하여 세라믹 바디의 W-T 단면의 엑티브 영역을 상기 세라믹 바디의 폭 방향(W) 및 두께 방향(T)으로 각각 3 등분하여 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)으로 구분하고, 각 영역에서의 내부 전극 연속성을 측정하였다. 각 영역에서의 내부 전극의 연속성에 대한 측정 방법은 위에서 이미 설명하였으므로, 중복되는 설명은 생략한다.
표 1의 실험에 사용된 시료들은 본 발명의 실시예와 대비되는 비교예들이며, 특히, 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)에서의 내부 전극의 연속성이 거의 유사하도록 제작되었다. 이 때, 각 사이즈 별로 내부 전극의 적층수가 최소한 200층을 초과하여 내부 전극의 형성 밀도가 높은 칩을 선택하였다.
계면 크랙 발생 여부는 세라믹 바디의 길이 방향의 중앙부에서 폭과 두께 방향(W-T)으로 절단한 단면 상에서, 임의의 영역을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔하여 추출된 이미지를 이용하여 관찰하였다.
고온가속 수명실험은 135℃에서 20V의 DC 전압을 인가하여 절연 저항이 10^5Ω 이하로 떨어지는 데 걸리는 시간을 측정하였다.
시료 번호 표준
칩사이즈		 ② 또는 ⑧
영역의
연속성
(%)		 ⑤영역의 연속성(%) 계면 크랙 발생 고온가속 수명시간(hr)
101* 3216 88.7 88.9 N 103
102* 2012 85.4 85.5 N 98
103* 1608 83.5 83.3 N 95
104* 1005 85.3 85.5 N 101
105* 0603 84.2 84.5 Y 32
106* 0402 84.7 84.9 Y 17
* 비교예
표 1을 참조하면, 1005 사이즈 이상의 칩에서는 두께 방향 상부의 폭 방향 중간부 영역(②) 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성과 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 연속성이 거의 유사하더라도 (즉, 본 발명의 특징을 적용하지 않더라도) 계면 크랙이 발생하지 않음을 알 수 있다. 이는 큰 사이즈의 칩에서는 엑티브 영역내의 내부 전극의 형성 밀도가 상대적으로 작기 때문에 내부 전극의 연속성이 내부 응력에 미치는 영향이 크지 않기 때문인 것으로 추측된다.
그러나, 0603 사이즈 이하의 일반적인 칩에서는 두께 방향 상부의 폭 방향 중간부 영역(②) 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성과 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성이 거의 유사한 경우, 계면 크랙이 발생하였음을 알 수 있다. 즉, 칩 사이즈가 작아짐과 동시에 고용량을 구현하기 위해서, 엑티브 영역의 면적을 증가되고 엑티브 영역 내의 내부 전극의 형성 밀도가 매우 높아지기 때문에 내부 응력이 증가하여 계면 크랙이 발생한 것으로 판단된다.
따라서, 0603 사이즈 이하의 칩에는 본 발명을 적용하여 내부 응력을 완화할 필요가 있다.
이하에서는 본 발명의 실시예와 비교예의 실험 데이터를 참조하여 본 발명의 실시예를 보다 구체적으로 설명하기로 한다.
본 발명의 실시예와 비교예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다. 티탄산바륨(BaTiO) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 3.9㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 내부 전극의 패턴들이 형성되도록 스크린을 이용하여 상기 세라믹 그린 시트 상에 니켈 내부 전극용 도전성 페이스트를 도포하여 내부 전극을 형성한다.
여기서, 상기 세라믹 그린 시트 상의 내부 전극의 연속성을 다르게 하기 위해, 내부 전극이 형성된 세라믹 그린 시트를 적층하고 인쇄된 내부 전극의 중앙부에서 적층 압력을 증가 시키거나, 2회 이상 눌러주는 방법으로 칩의 중앙부에 형성되는 내부 전극이 칩의 상하부에 구비되는 내부 전극에 비하여 더 늘어나게 할 수 있다. 즉, 소성 전의 그린 칩 상태에서 중앙부의 내부 전극이 더 얇은 상태로 만들어 줄 수 있다.
여기서, 상기 세라믹 그린 시트를 250층으로 적층하고, 이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다. 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 60시간 유지하여 탈바인더를 진행하였다.
이후, 1150℃ 이하에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소분압보다 낮은 10-11atm ~10-10atm의 산소분압하 환원분위기에서 소성하였다. 소성 조건을 변경하면서, 내부 전극의 연속성이 바뀐 적층 세라믹 커패시터를 제작하였다. 이 때, 소성 후 칩 사이즈는 0.6±015mm×0.3±015mm×0.3±015mm(L×W×T) 즉, 0603 사이즈로 제작하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
여기서, 상기 적층 세라믹 커패시터의 시료들은 폭 및 두께 방향(W-T) 단면에서 내부 전극의 연속성이 다양하도록 제작되었다.
9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)에서의 내부 전극의 연속성은 도 5 및 도 6을 참조하여 설명한 바와 같이, 세라믹 바디의 중심부까지 연마하여 얻은 W-T 단면에서, 상기 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨) 별로 각각 5개의 이미지를 광학 현미경을 이용하여 고배율 이미지 촬영을 하고, 촬영된 고배율 이미지를 시그마 스캔 프로(SigmaScan Pro) 등과 같은 컴퓨터 프로그램으로 분석하였다.
상기와 같이 각 특정 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨) 별로 측정된 상기 5개의 이미지로부터 분석된 내부 전극의 연속성의 평균을 계산하여, 상기 특정 영역의 내부전극 연속성을 측정하였다.
표 2는 W-T 단면의 전체 면적(At)에 대한 상기 엑티브 영역의 면적(Aa)의 비(Aa/At)와 세라믹 바디의 W-T 단면에서 내부 전극의 연속성에 따른 계면 크랙 발생여부, 고온가속수명시간, 목표 정전용량 대비 측정 정전용량의 비율을 나타낸다
정전 용량 측정은 목표용량 2.2㎌ 기종은 1kHz, 0.5V 조건에서 100개 칩의 평균 용량을 측정하였으며, 목표용량 2.2㎌ 대비 평균 용량이 90% 이상인 경우에는 매우 양호하고, 85% 이상인 경우에는 양호한 것으로 판단하였다.
고온가속 수명실험은 135℃에서 20V의 DC 전압을 인가하여 절연 저항이 10^5Ω 이하로 떨어지는 데 걸리는 시간을 측정하였다. 고온가속 수명은 80시간 이상이면 양호, 90시간 이상이면 매우 양호인 것으로 판단하였다. 또한, 30시간 미만인 경우에는 불량(NG)으로 판단하였다.
계면 크랙 발생 여부는 칩의 중앙부를 분석하고, 미세한 크랙에 대해서는 집속 이온빔(Focused Ion Beam, FIB) 가공을 통하여 분석하였다.
시료 No Aa/At ② 또는 ⑧
연속성(%)		 ①, ③, ⑦또는 ⑨
연속성(%)		 ④ 또는 ⑥
연속성(%)		 ⑤ 영역의 연속성
(%)		 │② 또는 ⑧ 연속성-⑤ 연속성│
(%)		 계면 크랙 발생 고온가속 수명시간
(hr)		 정전용량(목표용량 대비)
(%)
201* 66.1 77.7 82.4 82.7 81.5 3.8 Y NG 72.7
202* 70.2 80.3 80.3 80.4 80.5 0.2 Y NG 74.5
203* 69.5 83.4 83.1 83.6 84.5 0.9 Y NG 76.9
204* 69.9 84.2 84.5 86.7 86.6 2.2 Y NG 75.4
205* 60.2 83.6 83.2 83.1 79.3 4.3 N 97 79.8
206* 63.3 88.9 86.5 86.3 86.1 2.7 N 81 80.3
207* 64.5 84.1 80.4 80.1 79.9 4.2 N 96 82.5
208 65.2 85.2 80.2 80.2 78.8 6.4 N 85 90.4
209 65.5 85.1 80.4 80.3 80.2 4.9 N 94 91.2
210 67.8 84.7 84.3 84.2 81.9 2.8 N 82 87.3
211 71.4 95.3 88.8 88.3 85.1 10.2 N 101 92.1
212 78.8 91.4 88.9 88.8 88.5 2.9 N 81 91.5
213 82.5 90.4 86.2 85.9 80.5 9.9 N 105 92.1
214 83.3 89.2 81.2 81.1 79.5 9.7 N 97 86.6
215 84.4 84.8 81.9 81.9 80.1 3.7 N 92 86.3
216 87.7 85.2 83.2 83.1 82 3.2 N 89 93.5
217 88.9 89.7 81.2 81.5 82.3 7.4 N 84 85.4
218 89.3 95.2 87.7 87.4 85.2 10 N 103 101.3
219 89.7 92.3 83.3 82.9 80.5 11.8 N 98 95.2
220* 90.3 88.1 80.2 80.1 77.2 10.9 N NG 94.1
221* 92.1 93.3 85 84.8 84.1 9.2 N NG 103.8
222* 92.5 95.2 79.3 79.3 78.5 6.7 N NG 104.2
223* 93.2 84.4 78.7 78.5 75 9.4 N NG 97.5
224* 93.4 86.4 79.9 79.6 80.3 6.1 N NG 99.8
*: 비교예
표 2를 참조하면, 시료 번호 201 내지 207 및 220 내지 224는 비교예이고, 시료 번호 208 내지 219는 본 발명의 실시예이다.
폭 및 두께 방향(W-T)으로 절단된 W-T 단면을 기준으로, 본 발명의 실시예에 해당하는 시료 번호 208 내지 219는 두께 방향 상부의 폭 방향 중간부 영역(②) 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성보다 높은 시료들이다.
이러한 본 발명의 실시예에 해당하는 시료 번호 208 내지 219에서는 계면 크랙이 발생하지 않았음을 알 수 있다. 또한, 고온가속수명시간도 80시간 이상으로 양호하였다. 그리고, 목표 용량 대비 정전용량 값도 85% 이상(양호)이거나 90% 이상(매우 양호)인 것을 알 수 있다.
폭 및 두께 방향(W-T)으로 절단된 W-T 단면을 기준으로, 상기 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)에서 내부 전극의 연속성이 거의 균일(시료 202)하거나, 두께 방향 상부의 폭 방향 중간부 영역(②) 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성보다 낮은 경우(시료 201 내지 204)에는 정전 용량도 낮고, 고온가속 수명시간도 짧으며, 계면 크랙이 발생하였음을 알 수 있다.
상기 W-T 단면의 전체 면적(At)에 대한 상기 엑티브 영역의 면적(Aa)의 비(이하, 'Aa/At')가 거의 65% 이거나 그 미만인 비교예들(시료 번호 205 내지 207)은 목표 용량 대비 정전용량의 값이 양호하지 않다. 이는 용량을 형성하는 엑티브 영역의 면적(Aa)이 충분하지 않기 때문인 것으로 생각된다.
그리고, Aa/At가 90%를 초과하는 비교예들(시료 번호 220 내지 224)의 경우에는 비록 계면 크랙이 발생하지는 않았으나, 고온가속 수명이 30시간 미만으로 불량(NG)인 것을 알 수 있다. 이는 마진부의 면적이 좁기 때문일 수도 있고, 내부 응력이 제대로 완화되지 않았기 때문일 수도 있다.
본 발명의 실시예 중에서, 두께 방향 상부의 폭 방향 중간부 영역(②) 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 85% 미만인 시료 번호 210 및 시료 번호 215의 경우에는, 목표 용량 대비 정전용량 값이 85% 이상 90% 미만으로 양호하였지만, 상대적으로 정전 용량 값이 약간 낮음을 알 수 있다.
그리고, 본 발명의 실시예 중에서 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성이 80% 미만인 시료 번호 214의 경우에도, 목표 용량 대비 정전용량 값이 85% 이상 90% 미만으로 양호하였지만, 상대적으로 정전 용량 값이 약간 낮음을 알 수 있다.
한편, 본 발명의 실시예 중에서 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성이 다른 ①, ③, ④, ⑥, ⑦, ⑨ 영역의 내부 전극의 연속성보다 높은 시료 번호 217의 경우에는, 목표 용량 대비 정전 용량 값이 85% 이상 90% 미만으로 양호하였지만, 상대적으로 정전 용량 값이 약간 낮음을 알 수 있고, 고온가속 수명시간이 80시간 이상 90시간 미만으로 양호하였지만, 다른 시료들에 비해 상대적으로 고온가속 수명시간이 약간 짧은 것을 알 수 있다.
또한, 본 발명의 실시예 중에서, 두께 방향 상부의 폭 방향 중간부 영역(②) 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성과 상기 두께 방향 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성의 차이의 절대값(│⑤영역의 연속성-②, ⑧영역의 연속성│)이 3% 미만인 시료 번호 210 및 212의 경우, 고온가속 수명시간이 80시간 이상 90시간 미만으로 양호하였지만, 다른 시료들에 비해 상대적으로 목표 용량 대비 정전 용량 값이 약간 낮은 것을 알 수 있다.
본 발명의 일 실시예에 따른 표 2의 실험에서는 0603 사이즈의 시료들을 이용하였으나, 본 발명의 권리 범위는 0603 사이즈의 칩에 한정되지 않고, 그보다 더 작은 사이즈의 칩에도 적용될 수 있음을 알 수 있다.
다시 말해, 0603 사이즈의 칩과 마찬가지로, 0402 사이즈의 칩 또는 그 보다 더 작은 사이즈의 칩에서도 소형화 및 고용량화를 위해서 액티브 영역에서의 내부 전극의 형성 밀도가 높아지기 때문에 내부 응력이 증가하는 현상은 유사하다. 이러한 경우, 내부 응력의 완화를 위해 본 발명의 개념을 0402 사이즈의 칩 또는 그 보다 더 작은 사이즈의 칩에도 적용할 수 있음을 당업자는 쉽게 알 수 있을 것이다.
10: 적층 세라믹 커패시터 14, 16: 제1 및 제2 외부 전극
20: 내부 전극 40: 유전체 층
60: 엑티브 영역 M: 마진부

Claims (29)

  1. 0603 사이즈 이하인 적층 세라믹 전자 부품에 있어서,
    복수의 내부 전극들 및 상기 내부 전극들 사이에 배치되는 유전체 층을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외면에 배치되고, 상기 내부 전극들과 전기적으로 연결된 외부전극;을 포함하고,
    상기 세라믹 바디의 길이 방향의 중심부를 상기 세라믹 바디의 폭 방향과 두께 방향으로 절단한 단면 상에서 상기 내부 전극들이 중첩되어 있는 영역을 엑티브 영역으로 정의하고, 상기 폭 방향과 두께 방향으로 절단한 단면의 전체 면적을 At, 상기 엑티브 영역의 면적을 Aa로 정의할 때, 65%≤Aa/At≤90%를 만족하며,
    상기 엑티브 영역을 상기 폭 방향 및 상기 두께 방향으로 각각 3등분하여 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)으로 구분할 때, 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 상기 두께 방향 상부의 폭 방향 중간부 영역 및 상기 두께 방향 하부의 폭 방향 중간부 영역 이외의 영역(①, ③, ④, ⑤, ⑥, ⑦, ⑨)에서의 내부 전극의 연속성보다 큰 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성은 85% 이상인 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 두께 방향 상부의 폭 방향 중간부 영역(②) 및 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 상기 두께 방향 상부의 폭 방향 중간부 영역 및 상기 두께 방향 하부의 폭 방향 중간부 영역 이외의 영역(①, ③, ④, ⑤, ⑥, ⑦, ⑨)에서의 내부 전극의 연속성보다 큰 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 엑티브 영역에서, 두께 방향 중간부의 폭 방향 중간부(⑤)의 내부 전극의 연속성이 가장 작은 적층 세라믹 전자 부품.
  5. 제4항에 있어서,
    상기 두께 방향 중간부의 폭 방향 중간부(⑤)의 내부 전극의 연속성은 80% 이상인 적층 세라믹 전자 부품.
  6. 제1항에 있어서,
    상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성과 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성의 차이의 절대값은 3% 이상인 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 절단한 단면의 마진부의 폭은 50㎛ 이하인 적층 세라믹 전자 부품.
  8. 제1항에 있어서,
    상기 내부전극의 적층수는 200층 이상인 적층 세라믹 전자 부품.
  9. 제1항에 있어서,
    상기 세라믹 바디의 길이, 폭 및 두께는 각각 0.6±0.15mm, 0.3±0.15mm 및 0.3±0.15mm의 범위, 또는 0.4±0.10mm, 0.2±0.10mm 및 0.2±0.10mm의 범위를 가지는 적층 세라믹 전자 부품.
  10. 유전체 층과 내부 전극을 포함하는 세라믹 바디;
    상기 세라믹 바디의 폭 방향과 두께 방향으로 절단한 단면 상에서 상기 내부 전극들이 중첩되어 용량 형성에 기여하는 엑티브 영역; 및
    상기 엑티브 영역의 외부를 규정하는 마진부;를 포함하며,
    상기 엑티브 영역을 상기 폭 방향 및 상기 두께 방향으로 각각 3등분하여 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)으로 구분할 때, 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 상기 두께 방향 상부의 폭 방향 중간부 영역 및 상기 두께 방향 하부의 폭 방향 중간부 영역 이외의 영역(①, ③, ④, ⑤, ⑥, ⑦, ⑨)에서의 내부 전극의 연속성보다 큰 적층 세라믹 전자 부품.
  11. 제10항에 있어서,
    상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성은 85% 이상인 적층 세라믹 전자 부품.
  12. 제10항에 있어서,
    상기 엑티브 영역에서 두께 방향 중간부의 폭 방향의 중간부 영역(⑤)의 내부 전극의 연속성이 가장 작은 적층 세라믹 전자 부품.
  13. 제12항에 있어서,
    상기 두께 방향 중간부의 폭 방향의 중간부 영역(⑤)의 내부 전극의 연속성은 80% 이상인 적층 세라믹 전자 부품.
  14. 제10항에 있어서,
    상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성과 두께 방향 중간부의 폭 방향의 중간부 영역(⑤)의 내부 전극의 연속성의 차이의 절대값은 3% 이상인 적층 세라믹 전자 부품.
  15. 제10항에 있어서,
    상기 절개한 단면의 전체 면적에 대한 상기 엑티브 영역의 면적의 비가 65% 내지 90% 이고, 0603 사이즈 이하인 적층 세라믹 전자 부품.
  16. 제10항에 있어서,
    상기 마진부의 폭은 50㎛ 이내인 적층 세라믹 전자 부품.
  17. 제10항에 있어서,
    상기 세라믹 바디의 길이, 폭 및 두께는 각각 0.6±0.15mm, 0.3±0.15mm 및 0.3±0.15mm의 범위, 또는 0.4±0.10mm, 0.2±0.10mm 및 0.2±0.10mm의 범위를 가지는 적층 세라믹 전자 부품.
  18. 제10항에 있어서,
    상기 내부 전극의 적층수는 200층 이상인 적층 세라믹 전자 부품.
  19. 0603 사이즈 이하인 적층 세라믹 전자 부품에 있어서,
    복수의 내부 전극들 및 상기 내부 전극들 사이에 배치되는 유전체 층을 보함하는 세라믹 바디; 및
    상기 세라믹 바디의 외면에 배치되고, 상기 내부 전극들과 전기적으로 연결된 외부 전극;을 포함하고,
    상기 세라믹 바디의 길이 방향의 중심부를 상기 세라믹 바디의 폭 방향과 두께 방향으로 절단한 단면 상에서 상기 내부 전극들이 중첩되어 있는 영역을 엑티브 영역으로 정의하고, 상기 폭 방향과 두께 방향으로 절단한 단면의 전체 면적을 At, 상기 엑티브 영역의 면적을 Aa로 정의할 때, 65%≤Aa/At≤90%를 만족하며,
    상기 엑티브 영역을 상기 폭 방향 및 상기 두께 방향으로 각각 3등분하여 9개의 영역(①, ②, ③, ④, ⑤, ⑥, ⑦, ⑧, ⑨)으로 구분할 때, 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성보다 큰 적층 세라믹 전자 부품.
  20. 제19항에 있어서,
    상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성은 85% 이상인 적층 세라믹 전자 부품.
  21. 제19항에 있어서,
    상기 두께 방향 중간부의 폭 방향 중간부(⑤)의 내부 전극의 연속성은 80% 이상인 적층 세라믹 전자 부품.
  22. 제19항에 있어서,
    상기 두께 방향 상부의 폭 방향 중간부 영역(②) 및 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성이 상기 두께 방향 중간부의 폭 방향 중간부(⑤)의 내부 전극의 연속성보다 큰 적층 세라믹 전자 부품.
  23. 제19항에 있어서,
    상기 두께 방향 상부의 폭 방향 중간부 영역(②)의 내부 전극의 연속성 또는 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)의 내부 전극의 연속성과 상기 두께 방향 중간부의 폭 방향의 중간부 영역(⑤)의 내부 전극의 연속성의 차이의 절대값은 3% 이상인 적층 세라믹 전자 부품.
  24. 제19항에 있어서,
    상기 두께 방향 상부의 폭 방향 중간부 영역(②) 또는 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧)에서의 내부 전극의 연속성이 상기 두께 방향 상부의 폭 방향 중간부 영역(②), 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧) 및 상기 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)을 제외한 영역(①, ③, ④, ⑥, ⑦, ⑨)의 내부 전극의 연속성보다 큰 적층 세라믹 전자 부품.
  25. 제19항에 있어서,
    상기 두께 방향 상부의 폭 방향 중간부 영역(②), 상기 두께 방향 하부의 폭 방향 중간부 영역(⑧) 및 상기 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)을 제외한 영역(①, ③, ④, ⑥, ⑦, ⑨)의 내부 전극의 연속성은 상기 두께 방향의 중간부의 폭 방향 중간부 영역(⑤)의 내부 전극의 연속성보다 큰 적층 세라믹 전자 부품.
  26. 제19항에 있어서,
    상기 엑티브 영역에서 상기 두께 방향 중간부의 폭 방향의 중간부 영역(⑤)의 내부 전극의 연속성이 가장 작은 적층 세라믹 전자 부품.
  27. 제19항에 있어서,
    상기 절단한 단면의 마진부의 폭은 50㎛ 이하인 적층 세라믹 전자 부품.
  28. 제19항에 있어서,
    상기 세라믹 바디의 길이, 폭 및 두께는 각각 0.6±0.15mm, 0.3±0.15mm 및 0.3±0.15mm의 범위, 또는 0.4±0.10mm, 0.2±0.10mm 및 0.2±0.10mm의 범위를 가지는 적층 세라믹 전자 부품.
  29. 제19항에 있어서,
    상기 내부 전극의 적층수는 200층 이상인 적층 세라믹 전자 부품.
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