KR101101530B1 - 적층형 세라믹 캐패시터 - Google Patents

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Abstract

서로 다른 길이를 갖는 내부전극들을 포함하는 내부전극군을 형성하여 내부 저항이 감소된 적층형 세라믹 캐패시터가 제공된다. 본 발명의 적층형 세라믹 캐패시터는 양면의 최외곽층으로 제공되는 커버층과 그 사이에 복수의 세라믹층이 적층된 세라믹 소결 본체부; 세라믹 소결 본체부의 외부면에 각각 형성된 제1 및 제2 외부전극; 세라믹층을 사이에 두고 상기 복수의 세라믹층의 적층방향에 서로 인접하고, 제1 및 제2 외부전극에 전기적으로 연결된 2N 또는 2N+1(N은 1보다 큰 정수)개의 내부전극을 포함하는 복수의 제1 및 제2 내부 전극군을 포함하고, 2N 또는 2N+1(N은 1보다 큰 정수)개의 내부전극은 인접하는 다른 내부 전극군의 적어도 하나의 내부전극에 대향하여 배치된다. 그리고 각 내부전극의 길이는 피라미드 형태를 이룬다.

Description

적층형 세라믹 캐패시터{MULTI LAYERED CAPACITOR}
본 발명은 적층형 세라믹 캐패시터에 관한 것으로, 특히 각 내부 전극층이 캐패시턴스를 형성하도록 길이를 조절하여 저항 손실을 감소시킨 적층형 세라믹 캐패시터에 관한 것이다.
최근에, 전자장치의 소형화 추세에 따라 초소형 적층 세라믹 캐패시터가 요구되고 있으며 이동통신시스템 기지국의 증폭회로와 같은 분야에서 신호 손실을 줄이기 위해 임피던스 정합(Impedance matching), DC 신호 차단 등의 용도에서 손실이 작은 적층형 세라믹 캐패시터가 많이 사용되고 있다.
이상적인 캐패시터는 손실이 없지만 실제 캐패시터는 유전손실과 저항손실을 가지고 있으며 이러한 손실의 크기는 다음과 같이 품질계수(Quality factor; 이하 'Q'라고 함)로 표시될 수 있으며 손실이 작을수록 Q값은 커지게 된다.
Q=1/(2πf·C·ESR)
여기서, f는 주파수, C는 캐패시터의 정전용량, ESR은 캐패시터의 등가직렬저항(Equivalent Series Resistance)을 나타낸다. 따라서, 높은 Q를 갖는 적층형 세라믹 캐패시터를 제작하기 위해 수백 MHz이하의 주파수영역에서는 주로 유전체의 손실을 작게 해야 하고 수백 MHz를 넘는 주파수 영역에서는 주로 내부 전극의 저항손실을 개선해야 한다.
본 발명의 목적은, 적층형 세라믹 캐패시터의 내부전극의 길이를 조절하여, 내부전극의 저항손실을 개선한 적층형 세라믹 캐패시터를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 적층형 세라믹 캐패시터는, 양면의 최외곽층으로 제공되는 커버층과 그 사이에 복수의 세라믹층이 적층된 세라믹 소결 본체부; 세라믹 소결 본체부의 외부면에 각각 형성된 제1 및 제2 외부전극; 세라믹층을 사이에 두고 상기 복수의 세라믹층의 적층방향에 서로 인접하고, 제1 및 제2 외부전극에 전기적으로 연결된 2N 또는 2N+1(N은 1보다 큰 정수)개의 내부전극을 포함하는 복수의 제1 및 제2 내부 전극군을 포함하고,
상기 동일한 내부전극군에서, 외부방향에 있는 내부전극은 인접한 중앙방향에 있는 내부전극에 비하여 길이가 짧다.
또한, 2N 또는 2N+1(N은 1보다 큰 정수)개의 내부전극은 인접하는 다른 내부 전극군의 적어도 하나의 내부전극에 대향하여 배치되며, 내부전극에 있어서 n 번째의 내부전극의 길이가 Ln이라고 할 때 하기 식1을 만족시키는 것이 바람직하다.
[식 1]
L1 < L2 < ... < LN = LN+1 > LN+2 > ... > L2N (2N개인 경우)
L1 < L2 < ... < LN+1 > LN+2 > ... > L2N+1 (2N+1개인 경우)
그리고, 상기 적층형 세라믹 캐패시터는 식2를 만족시키는 것이 바람직하다.
[식 2]
│Ln - Ln+1│= d는 일정. (단, LN = LN+1인 경우 제외)
또한, M(2N 또는 2N+1)개의 내부전극의 갖는 내부전극군의 내부전극들은 하기 식3을 만족시키는 것이 바람직하다.
[식 3]
L1 = LM, L2 = LM-1, L3 = LM-2 ...
그리고, 서로 대향하는 내부전극군의 서로 대향하는 내부전극 사이에 M개의 대향 면적을 가지는 경우, m번째(1≤m≤M) 대향 면적을 Sm이라고 할 때, 하기 Sm은 0이 아닌 것이 바람직하다.
또한, 서로 대향하는 내부전극군의 서로 대향하는 내부전극 사이에 M개의 대향면적을 가지는 경우, m번째(1≤m≤M) 대향 면적을 Sm이라고 할 때, 하기 [식 4]를 만족시키는 것이 바람직하다.
[식 4]
S1 = … = Sm = … = SM
그리고, 내부 전극군 내의 내부 전극의 너비가 서로 다른 것이 바람직하다.
또한, N값을 조절하여 ESR값을 조절하는 것이 바람직하다.
본 발명에 따른 적층형 세라믹 캐패시터에 따르면, 내부전극군을 교대로 배치하며, 내부전극군의 각각의 내부전극이 대향하는 내부전극군과 캐패시턴스를 형성하게 되어, 전류흐름경로를 증가시켜 내부저항을 낮출 수 있다. 즉, 내부전극군의 내부전극의 개수에 따라 전류흐름경로의 수가 변화하게 되어 ESR를 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터의 단면도이다.
도 2 내지 도 4는 본 발명의 다른 실시예에 따른 적층형 세라믹 캐패시터의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 도 1의 적층형 세라믹 캐패시터의 분해 사시도이다.
도 6는 본 발명의 다른 실시예에 따른 도 1의 적층형 세라믹 캐패시터의 분해 사시도이다.
도 7 및 도 8은 N 값에 따른 임피던스 및 ESR 값을 나타내는 그래프이다.
도 1은 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터의 단면도이다.
도 1을 참조하면, 본 실시형태에 따른 적층형 캐패시터(10)은 복수개의 유전체층이 적층되어 형성된 캐패시터 본체를 포함한다. 상기 각 유전체층 상에는 제1 및 제2 내부전극군(200, 300)이 형성되며, 상기 제1 및 제2 내부전극군(200, 300)은 각 유전체층을 사이에 두고 마주보게 배치되어, 상기 캐패시터 본체의 양측단면에 형성된 제1 및 제2 외부전극(20, 30)에 각각 접속된다.
일반적으로, 상기 제1 및 제2 외부전극(20, 30)은 상기 캐패시터 본체 양측면을 금속페이스트에 딥핑하는 방식으로 제조되므로, 인접한 다른 면의 일부영역까지 연장되어 형성될 수 있다. 이러한 외부전극 중 캐패시터 본체의 상하면에 연장된 영역은 인쇄회로기판에 내장될 경우, 도전성 비아홀 또는 도전라인에 연결될 수 있는 영역으로서 제공된다.
본 발명의 일 실시예에 따르면, 적층형 캐패시터(10)는 유전체층이 적층된 소자와, 소자의 외표면에 형성된 상기 제1 외부전극과, 상기 제1 전극에 전기적으로 절연된 제2 외부전극을 포함한다. 상기 캐패시터(10)는 상기 제1 외부전극에 전기적으로 연결되어 각각 2N 또는 2N+1(N은 1보다 큰 정수)개의 내부전극을 포함하는 복수개의 내부전극군을 포함할 수 있다. 또한, 상기 캐패시터(10)는 상기 제2 외부전극에 전기적으로 연결되어 각각 2N 또는 2N+1(N은 1보다 큰 정수)개의 내부전극을 포함하는 복수개의 내부전극군을 포함할 수 있다.
각각의 내부전극군은 동일한 개수의 내부전극을 포함할 수 있으며, 상기 내부전극군에 포함된 내부전극의 개수는 2개 이상의 자연수로 나타낼 수 있다.
상기 동일한 내부전극군에서, 외부방향에 있는 내부전극은 인접한 중앙방향에 있는 내부전극에 비하여 길이가 작다.
상기 제1외부전극에 전기적으로 연결된 복수개의 내부전극군과 상기 제2 외부전극에 전기적으로 연결된 복수개의 내부전극군은 서로 교차하여 배치된다. 각각의 내부전극은 인접하는 내부전극군의 내부전극에 대향하는 대향 면적(P)을 가지도록 배치된다.
또한, 상기 내부전극군 내부의 각기 내부전극의 길이와 너비는 항상 동일한 것은 아니며, 각기 다른 길이와 너비를 가질 수 있다.
또한, 상기 내부전극에 있어서 n 번째의 내부전극의 길이가 Ln이라고 할 때 적층형 세라믹 캐패시터는 하기 식1을 만족한다.
[식 1]
L1 < L2 < ... < LN = LN+1 > LN+2 > ... > L2N (2N개인 경우)
L1 < L2 < ... < LN+1 > LN+2 > ... > L2N+1 (2N+1개인 경우)
즉 N개의 내부전극을 갖는 내부전극군의 n번째 내부전극의 길이는 내부의 길이는 가운데 값을 가질수록 커지고, 그리고 처음과 나중값을 가질수록 작아진다. 즉, 내부전극의 길이는 점차 커지다가, 가운데 값을 정점으로 다시 작아지게 되어, 피라미드 형태를 이루게 된다.
또한, 본 발명의 일실시예에 따른 적층형 세라믹 캐패시터는 하기 식2를 만족하는 것이 바람직하다.
[식 2]
│Ln - Ln+1│= d는 일정. (단, LN = LN+1인 경우 제외)
내부전극군 내에서 인접하는 내부전극 간의 길이차가 일정한 것이 바람직하다.
또한, 중앙의 내부전극을 중심으로 외부에 있는 내부전극의 길이가 대칭되는 것이 바람직하다. 즉 M(2N 또는 2N+1)개의 내부전극의 갖는 내부전극군의 내부전극들은 하기 식3을 만족하는 것이 바람직하다.
[식 3]
L1 = LM, L2 = LM-1, L3 = LM-2 …
이로 인하여, 내부전극군 내부의 내부전극들은 동일한 간격으로 배치될 수 있고, 인접한 내부전극군의 내부전극과 동일한 대향 면적을 갖도록 배치될 수 있다.
다시 말해, 서로 대향하는 내부전극군의 서로 대향하는 내부전극 사이에 M개의 대향 면적을 가지는 경우, m번째 대향 면적을 Sm이라고 할 때, 대향 면적은 0이 아닌 것이 바람직하다.
Sm≠0
대향 면적이 0인 내부전극은 캐패시턴스를 형성하지 못하여 더 이상 전류흐름의 경로가 아니며 이로 인해 ESR 저감효과에도 기여하지 못하게 된다. 또한, 하기 [식 4]를 만족하는 것이 바람직하다.
[식 4]
S1 = … = Sm = … = SM
즉, 각각의 대향 면적이 서로 동일한 것이 바람직하다. 좀 더 엄밀하게 말하면, 내부전극군 내의 내부전극들이 갖는 대향 면적 SM에 의해 형성되는 각각의 캐패시턴스가 동일할 때, 전류흐름이 균일하게 나누어져 ESR 감소 효과가 커지게 된다.
도 1을 참조하면, 제1 외부전극(20)에 전기적으로 연결된 제1 내부전극군(200)은 3개의 내부전극(201, 202, 203)을 포함한다. 그리고 제1 내부전극(201)의 길이(L1)와 제3 내부전극(203)의 길이(L3)는 동일하다. 그리고 제2 내부전극(202)의 길이(L2)는 다음 식을 만족한다.
L1 < L2 > L3
즉 제2 내부전극(202)의 길이가 가장 길고, 제1 및 제3 내부전극(201, 203)의 길이는 동일하고 제2 내부전극(202)의 길이보다 짧다. 또한, 제2 내부전극(202)의 길이와 인접한 제1 및 제3 내부전극(201, 203)의 길이 차이는 d로 동일하다.
마찬가지로, 제2 외부전극(30)에 전기적으로 연결된 제2 내부전극군(300)은 3개의 내부전극(301, 302, 303)을 포함한다. 그리고 제1 내부전극(302)의 길이(L2)의 길이가 가장 길고, 제1 및 제3 내부전극(301, 303)의 길이(L1, L3)는 동일하고, 제2 내부전극(302)의 길이(L2)보다 짧다. 또한, 제2 내부전극(302)의 길이와 인접한 제1 및 제3 내부전극(301, 303)의 길이 차이(d)는 동일하다. 즉 다음과 같은 식을 만족한다.
│L1 - L2│= │L2 - L3│= d
한편, 제1 내부전극군(200)과 제2 내부전극군(300)은 서로 대향하는 면적을 갖는다. 제1 내부전극군(200)의 제2 및 제3 내부전극(202, 203)은 제2 내부전극군(300)의 제1 및 제2 내부전극(301, 302)과 마주보게 배치되어 대향 면적을 갖는다.
도 1을 참조하면, 제1 내부전극군의 제3 내부전극(203)과 제2 내부전극군의 제2 내부전극(302)은 서로 마주보게 배치되어 대향 면적(S1)을 갖는다. 그리고 제1 내부전극군의 제2 내부전극(202)은 제2 내부전극군의 제2 및 제1 내부전극과 각각 마주보게 배치되어 대향 면적(S2, S3)을 갖는다.
또한, 본 발명의 바람직한 실시예에 따르면, 대항 면적 S1, S2, S3는 다음과 같은 식을 만족한다.
S1 = S2 = S3
즉, 대향 면적 S1, S2, S3은 서로 동일하다. 각각의 대향 면적은 개별적인 캐패시터 역할을 한다. 좀더 엄밀하게 말하면, 내부전극군 내의 내부전극들이 갖는 대향 면적 S1, S2, S3에 의해 형성되는 각각의 캐패시턴스가 동일할 때, 전류흐름이 균등하게 나누어져 ESR 감소효과가 커지게 된다.
도 2 내지 도 4는 본 발명의 다른 실시예에 따른 적층형 세라믹 캐패시터의 단면도이다.
도 2는 본 발명의 다른 실시예로서, 4개(N=4)의 내부전극을 갖는 내부전극군들로 이루어진 적층형 캐패시터의 단면도이다.
도 2를 참조하면, 제1 외부전극(20)에 전기적으로 연결된 제1 내부전극군(200)은 4개의 내부전극(201, 202, 203, 204)을 포함한다. 제1 내부전극(201)의 길이(L1)와 제4 내부전극(204)의 길이(L4)는 동일하다. 그리고 제2 내부전극(202)의 길이(L2)와 제3 내부전극(203)의 길이(L3)는 동일하다. 그리고 4개의 내부전극(201, 202, 203, 204)는 다음과 같은 식을 만족한다.
L1 < L2 = L3 > L4
즉 가운데의 제2 내부전극(202) 및 제3 내부전극(203)의 길이가 가장 길고, 제1 및 제4 내부전극(201, 204)의 길이는 서로 같고, 제2 내부전극(202) 및 제3 내부전극(203)의 길이보다 짧다. 또한, 제1 내부전극(201)의 길이와 인접한 제2 내부전극(202)의 길이 차이 및 제3 내부전극(203)의 길이와 인접한 제4 내부전극(204)의 길이 차이는 d로 동일하지만, 이 경우 내부전극은 짝수개 존재하므로, 중앙에 있는 제2 및 제3 내부전극(202, 203)의 길이는 동일하다.
│L1 - L2│= │L3 - L4│= d (단, L2, L3 제외)
마찬가지로, 제2 외부전극(30)에 전기적으로 연결된 제2 내부전극군(300)은 4개의 내부전극(301, 302, 303, 304)을 포함한다. 그리고 제 2 및 제3내부전극(302, 303)의 길이(L2, L3)의 길이가 가장 길고, 제1 및 제4 내부전극(301, 304)의 길이(L1, L4)는 동일하고, 제2 및 제3 내부전극(302, 303)의 길이(L2, L3)보다 짧다. 또한, 제1 내부전극(301)의 길이와 인접한 제2 내부전극(302)의 길이 차이 및 제3 내부전극(303)의 길이와 인접한 제4 내부전극(304)의 길이 차이는 d로 동일하지만, 중앙에 있는 제2 및 제3 내부전극(202, 203)의 길이는 동일하다.
도 3는 본 발명의 다른 실시예로서, 5개(N=5)의 내부전극을 갖는 내부전극군들로 이루어진 적층형 캐패시터의 단면도이다.
도 3를 참조하면, 제1 외부전극(20)에 전기적으로 연결된 제1 내부전극군(200)은 5개의 내부전극(201, 202, 203, 204, 205)을 포함한다. 제3 내부전극(203)의 길이가 가장 길고, 제1 내부전극(201)의 길이(L1)와 제5 내부전극(205)의 길이(L5)는 동일하다. 그리고 제2 내부전극(202)의 길이(L2)와 제4 내부전극(204)의 길이(L4)는 동일하다. 그리고 5개의 내부전극(201, 202, 203, 204, 205)은 다음과 같은 식을 만족한다.
L1 < L2 < L3 > L4 > L5
그리고, 각각의 5개의 내부전극(201, 202, 203, 204, 205)의 길이(L1, L2, L3, L4, L5)는 다음과 같은 식을 만족한다.
│L1 - L2│= │L2 - L3│= │L3 - L4│= │L4 - L5│= d
즉, 인접하는 내부전극의 길이 차이는 동일하고, 가운데로 갈수록 길어지고 양쪽으로 갈수록 작아지는 피라미드 형태를 갖는다.
한편, 도 3을 참조하면, 한편, 제1 내부전극군(200)과 제2 내부전극군(300)은 서로 대향하는 면적을 갖는다. 제1 내부전극군(200)의 제3, 4 및 5 내부전극(203, 204, 205)은 제2 내부전극군(300)의 제1, 2 및 3 내부전극(301, 302, 303)과 마주보게 배치되어 대향 면적을 갖는다.
제1 내부전극군의 제5 내부전극(205)과 제2 내부전극군의 제3 내부전극(303)은 서로 마주보게 배치되어 대향 면적(S1)을 갖는다. 제1 내부전극군의 제2내부전극(204)은 제2 내부전극군의 제3 및 제2 내부전극(303, 302)과 각각 마주보게 배치되어 대향 면적(S2, S3)을 갖는다. 제1 내부전극군의 제3 내부전극(203)은 제2 내부전극군의 제2 및 제1 내부전극(302, 301)과 각각 마주보게 배치되어 대향 면적(S4, S5)을 갖는다.
각각의 대향 면적(S1, S2, S3, S4, S5)은 다음 식을 만족하는 것이 바람직하다.
S1 = S2 = S3 = S4 = S5
도 4는 본 발명의 다른 실시예로서, 6개(N=6)의 내부전극을 갖는 내부전극군들로 이루어진 적층형 캐패시터의 단면도이다.
도 4를 참조하면, 제1 외부전극(20)에 전기적으로 연결된 제1 내부전극군(200)은 6개의 내부전극(201, 202, 203, 204, 205, 206)을 포함한다. 그리고 6개의 내부전극(201, 202, 203, 204, 205, 206)은 다음과 같은 식을 만족한다.
L1 < L2 < L3 = L4 > L5 > L6
그리고, 각각의 6개의 내부전극(201, 202, 203, 204, 205, 206)의 길이(L1, L2, L3, L4, L5, L6)는 다음과 같은 식을 만족한다.
│L1 - L2│= │L2 - L3│= │L4 - L5│= │L5 - L6│= d
(단, L3, L4 제외)
짝수개의 내부전극은 중앙에 해당하는 제3 및 제4 내부전극의 길이는 동일하고 나머지 인접하는 내부전극 사이의 길이차는 동일하다.
도 5는 도 1의 적층형 세라믹 캐패시터의 분해 사시도이다.
도 5에 도시된 바와 같이, 적층형 캐패시터에 어레이는 복수의 유전체층 각각에 내부전극(201, 202, 203, 301, 302, 303)이 형성된다. 가장 첫번째와 가장 나중에는 커버 역할을 하는 유전체층이 형성되고, 그 사이에 제1 내부전극군(200)에 해당하는 제1, 2 및 3 내부전극(201, 202, 203) 및 제2 내부전극군(300)에 해당하는 제1, 2 및 3 내부전극(301, 302, 303)이 형성된다.
각각의 내부전극은 동일한 너비를 가질 수 있고, 상술한 바와 같이 제1, 2 및 3 내부전극의 길이 (L1, L2, L3)는 다음과 같은 식을 만족한다
L1 < L2 > L3
도 5는 도 1의 적층형 세라믹 캐패시터의 분해 사시도이다.
도 5에 도시된 바와 같이, 적층형 캐패시터에 어레이는 복수의 유전체층 각각에 내부전극(201, 202, 203, 301, 302, 303)이 형성된다. 가장 첫번째와 가장 나중에는 커버 역할을 하는 유전체층이 형성되고, 그 사이에 제1 내부전극군(200)에 해당하는 제1, 2 및 3 내부전극(201, 202, 203) 및 제2 내부전극군(300)에 해당하는 제1, 2 및 3 내부전극(301, 302, 303)이 형성된다.
각각의 내부전극은 동일한 너비를 가질 수 있고, 상술한 바와 같이 제1, 2 및 3 내부전극의 길이 (L1, L2, L3)는 다음과 같은 식을 만족한다
L1 < L2 > L3
도 6는 본 발명의 다른 실시예에 따른 도 1의 적층형 세라믹 캐패시터의 분해 사시도이다.
도 6을 참조하면, 상술한 바와 같이 적층형 캐패시터에 어레이는 복수의 유전체층 각각에 내부전극(201, 202, 203, 301, 302, 303)이 형성되고, 위와 같은 길이 조건을 만족할 수 있다.
그러나 본 발명의 다른 실시예의 경우 각각의 내부전극은 다른 너비를 가질 수 있다. 한 내부전극군에 복수개의 내부전극이 있을 경우, 내부 전극의 너비가 줄어들더라도, 동일한 내부전극군 내에 다른 내부전극에 대하여 대향 배치될 수 있기 때문이다. 따라서, 본 발명의 경우, 내부전극은 다른 너비를 가질 수 있다.
도 7 및 도 8은 N 값에 따른 임피던스 및 ESR 값을 나타내는 그래프이다.
도 7 및 도 8을 참조하면, N값이 증가함에 따라, ESR 값이 감소함을 알 수 있다. 이는 적층형 세라믹 캐패시터의 내부전극이 내부전극군을 형성하도록 구성하고 대향하는 내부전극군과 캐패시턴스를 형성함으로써, 전류흐름을 분산하여 ESR값을 감소시킬 수 있다. 따라서 본 발명에 따르면 N 값을 조절함으로써, ESR 값을 조절할 수 있게 된다.

Claims (8)

  1. 양면의 최외곽층으로 제공되는 커버층과 그 사이에 복수의 세라믹층이 적층된 세라믹 소결 본체부;
    상기 세라믹 소결 본체부의 외부면에 각각 형성된 제1 및 제2 외부전극;
    상기 세라믹층을 사이에 두고 상기 복수의 세라믹층의 적층방향에 서로 인접하고, 상기 제1 및 제2 외부전극에 전기적으로 연결되며, 연속해서 배치된 2N 또는 2N+1(N은 1보다 큰 정수)개의 내부전극을 포함하는 복수의 제1 및 제2 내부 전극군을 포함하고,
    상기 동일한 내부전극군에서, 외부방향에 있는 내부전극은 인접한 중앙방향에 있는 내부전극에 비하여 길이 방향으로 전극의 길이가 작은 적층형 세라믹 캐패시터.
  2. 제1항에 있어서,
    상기 2N 또는 2N+1(N은 1보다 큰 정수)개의 내부전극은 인접하는 다른 내부 전극군의 적어도 하나의 내부전극에 대향하여 배치되며,
    상기 내부전극에 있어서 n 번째의 내부전극의 길이가 Ln이라고 할 때 하기 식1을 만족시키는 적층형 세라믹 캐패시터.
    [식 1]
    L1 < L2 < ... < LN = LN+1 > LN+2 > ... > L2N (2N개인 경우)
    L1 < L2 < ... < LN+1 > LN+2 > ... > L2N+1 (2N+1개인 경우)
  3. 제1항에 있어서,
    하기 식2를 만족시키는 적층형 세라믹 캐패시터.
    [식 2]
    │Ln - Ln+1│= d는 일정. (단, LN = LN+1인 경우 제외)
  4. 제1항에 있어서,
    M개(2N 또는 2N+1개)의 내부전극의 갖는 내부전극군의 내부전극들은 하기 식3을 만족시키는 적층형 세라믹 캐패시터.
    [식 3]
    L1 = LM, L2 = LM-1, L3 = LM-2 ...
  5. 제1항에 있어서,
    상기 서로 대향하는 내부전극군의 서로 대향하는 내부전극 사이에 M개의 대향면적을 가지는 경우, m번째(1≤m≤M) 대향 면적을 Sm이라고 할 때, 하기 Sm은 0이 아닌 적층형 세라믹 캐패시터.
  6. 제1항에 있어서,
    상기 서로 대향하는 내부전극군의 서로 대향하는 내부전극 사이에 M개의 대향면적을 가지는 경우, m번째(1≤m≤M) 대향 면적을 Sm이라고 할 때, 하기 [식 4]를 만족시키는 적층형 세라믹 캐패시터.
    [식 4]
    S1 = … = Sm = … = SM
  7. 제1항에 있어서,
    내부 전극군 내의 내부 전극의 너비가 서로 다른 적층형 세라믹 캐패시터.
  8. 제1항에 있어서,
    상기 N값을 조절하여 ESR값을 조절하는 적층형 세라믹 캐패시터.
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