KR20160013703A - 적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기 - Google Patents

적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기 Download PDF

Info

Publication number
KR20160013703A
KR20160013703A KR1020140095853A KR20140095853A KR20160013703A KR 20160013703 A KR20160013703 A KR 20160013703A KR 1020140095853 A KR1020140095853 A KR 1020140095853A KR 20140095853 A KR20140095853 A KR 20140095853A KR 20160013703 A KR20160013703 A KR 20160013703A
Authority
KR
South Korea
Prior art keywords
dielectric
laminated
internal electrode
width
section
Prior art date
Application number
KR1020140095853A
Other languages
English (en)
Inventor
김성우
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140095853A priority Critical patent/KR20160013703A/ko
Priority to US14/811,701 priority patent/US20160027586A1/en
Publication of KR20160013703A publication Critical patent/KR20160013703A/ko
Priority to US15/944,269 priority patent/US10109425B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor

Abstract

본 발명은 적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기에 관한 것이다. 본 발명의 하나의 실시예에 따라, 유전체 내부에서 서로 이격되게 적층되며 유전체 양측에 형성된 외부 전극과 번갈아 연결되되 적층 구조의 적어도 상부 및 하부 영역에서의 외부 전극과의 연결 구간의 폭 사이즈가 상하로 이웃하며 포개지는 중첩 구간의 폭 사이즈보다 감소된 내부 전극을 포함하여 이루어지는 적층 커패시터가 제안된다. 또한, 그를 사용하는 전자기기 및 적층 커패시터 제조 방법이 제안된다.

Description

적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기{MULTI-LAYER CAPACITOR, METHOD FOR MANUFACTURING THEREOF AND ELECTRONIC DEVICE USING SAME}
본 발명은 적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기에 관한 것이다. 구체적으로는 외부 전극과 연결되는 내부 전극의 연결 부위의 폭을 줄인 구조의 적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기에 관한 것이다.
적층 세라믹 전자부품인 MLCC와 같은 적층 커패시터들이 점차 소형화되고, 또한 다양한 전자기기에 사용되고 있다. 적층 커패시터들이 점차 소형화되면서 딜라미네이션(delamination)이나 크랙(crack) 등이 생기는 경우 전자기기의 신뢰성에 문제를 야기할 수 있다. 또한, 딜라미네이션(delamination)이나 크랙(crack) 등을 통해 습기, 이온, 도전성 이물질 등이 소자 내부로 침투하는 경우 신뢰성이 추락하게 된다. 딜라미네이션이나 크랙 등을 억제하기 위한 다양한 방안들이 제안되고 있다.
MLCC와 같은 적층 커패시터 구조는 세라믹 유전시트 위에 시트 면적보다 작은 일정 두께의 내부 전극 패턴을 인쇄한 후 적층하기 때문에 내부 전극 패턴이 중첩된 액티브(active) 영역과 액티브 영역 주변의 마진(margin) 영역 사이에 단차(두께 차이)가 필연적으로 발생한다. 커패시터 제조 공정에서, 내부 전극 패턴이 인쇄된 유전시트를 적층 후 동일 압력으로 압착시 단차가 있는 마진 영역은 수축과 함께 꺾임에 의해 밀도가 향상되게 된다.
하지만, 종래의 적층 커패시터 구조에서는, 내부전극이 없는 폭방향 마진, 즉 W-마진에 비해, 내부 전극이 매 2층마다 존재하는 길이방향 마진, 즉 L-마진의 경우 압착시 유리전이온도(Tg)가 높은 내부 전극이 마진 영역의 꺾임을 방해한다. 이에 따라, 종래 구조의 적층 커패시터에서 외부 전극과 연결되는 내부 전극의 연결구간은 L-마진 영역에서의 밀도향상에 있어 저항으로 작용한다.
일본 공개특허공보 제2004-319597호 (2004년 11월 11일 공개)
전술한 문제를 해결하고자, 적층 커패시터에서 매 2층마다 존재하는 외부 전극과 연결되는 내부 전극의 연결 구간의 폭을 감소시켜 소위 L-마진 영역에서의 꺾임이 증가된 적층 커패시터 및 그 제조방법, 그리고 적층 커패시터를 사용한 전자기기를 제안하고자 한다.
전술한 문제를 해결하기 위하여, 제안되는 적층 커패시터는 유전체 내부에서 서로 이격되게 적층되며 유전체 양측에 형성된 외부 전극과 번갈아 연결되되 적층 구조의 적어도 일부에서 외부 전극과의 연결 구간의 폭 사이즈가 상하로 이웃하며 포개지는 중첩 구간의 폭 사이즈보다 감소된 내부 전극을 포함하고 있다.
예컨대, 하나의 예에서, 적층 구조의 적어도 상부 및 하부 영역에서, 예컨대 적층 구조의 전체 영역에서, 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 감소될 수 있다.
또한, 연결 구간의 폭 감소로 형성된 패턴제거 영역은 상하로 연속하여 포개지지 않도록 형성될 수 있다. 이때, 패턴제거 영역은 연결 구간의 폭방향의 양측에서 번갈아 형성될 수 있다.
또 하나의 예에서, 연결 구간의 폭 사이즈는 중첩 구간의 폭 사이즈의 1/4 이상 그리고 2/3 이하, 예컨대 중첩 구간의 폭 사이즈의 1/2만큼 감소될 수 있다.
전술한 모습들의 실시예에 따른 적층 커패시터는 전자기기에 사용될 수 있다.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 하나의 모습에 따른 적층 커패시터 제조 방법에서, 다수의 유전시트 상에 각각 내부 전극 패턴을 형성하되 적어도 일부 유전시트 상에서 외부 전극과 연결될 연결 구간의 폭 사이즈를 적층 유전체 내에서 상하로 이웃하며 이격되게 포개질 중첩 구간의 폭 사이즈보다 작게 내부 전극 패턴을 형성함으로써 적층 커패시터를 제조한다.
이때, 하나의 예에서, 적층 유전체의 적어도 상부 및 하부 층에서, 예컨대 적층 유전체의 전체 적층 구조에서, 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 작도록 다수의 유전시트를 적층할 수 있다.
하나의 예에서, 연결 구간의 폭 사이즈의 축소로 유전시트가 노출된 패턴제거 영역이 상하 방향으로 연속하여 포개지지 않고 내부 전극 패턴의 연결 구간 영역이 중간에 개재되도록 다수의 유전시트를 적층할 수 있다.
또한, 연결 구간의 폭 사이즈를 중첩 구간의 폭 사이즈의 1/3 ~ 3/4 범위로 내부 전극 패턴을 형성할 수 있다.
본 발명의 하나의 실시예에 따라, 적층 커패시터에서 매 2층마다 존재하는 외부 전극과 연결되는 내부 전극의 연결 구간의 폭을 감소시켜 소위 L-마진 영역에서의 꺾임을 증가시킬 수 있다.
이에 따라, L-마진 영역에서의 꺾임이 커져 밀도 향상을 도모할 수 있고, 밀도 향상으로 적층 커패시터의 기계적 강도를 개선시킬 수 있다. 또한, 이를 통한 신뢰성 향상을 도모할 수 있다.
본 발명의 다양한 실시예에 따른 다양한 효과들이 직접적으로 언급되지 않더라도 각 실시예의 구성들의 조합으로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 이해되고 도출될 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 적층 커패시터의 유전체 및 내부전극의 적층부분을 개략적으로 나타낸 분해도이다.
도 2a 및 2b는 각각 도 1을 적층 압착한 상태에서 Ⅰ-Ⅰ' 방향 및 Ⅱ-Ⅱ' 방향에서의 단면을 개략적으로 나타낸 도면이다.
도 3a 및 3b는 각각 본 발명의 하나의 예에 따른 적층 커패시터에서 도 1의 Ⅲ-Ⅲ' 방향 및 Ⅳ-Ⅳ' 방향에서의 단면을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 또 하나의 실시예에 따른 적층 커패시터의 유전체 및 내부전극의 적층부분을 개략적으로 나타낸 분해도이다.
도 5a 및 5b는 각각 도 4의 내부층 및 커버층을 적층 압착한 상태에서 Ⅰ-Ⅰ' 방향 및 Ⅱ-Ⅱ' 방향에서의 단면을 개략적으로 나타낸 도면이다.
도 6a 및 6b는 각각 본 발명의 또 하나의 예에 따른 적층 커패시터에서 도 4의 Ⅲ-Ⅲ' 방향 및 Ⅳ-Ⅳ' 방향에서의 단면을 개략적으로 나타낸 도면이다.
도 7은 본 발명의 다른 하나의 실시예에 따른 적층 커패시터 제조 방법을 개략적으로 설명하는 흐름도이다.
도 8은 본 발명의 또 하나의 실시예에 따른 적층 커패시터 제조 방법을 개략적으로 설명하는 흐름도이다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 당해 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 도모하기 위하여 부차적인 설명은 생략될 수도 있다.
본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 경우, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 결합 또는 배치되는 형태로도 존재할 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 예시로써, 모양, 크기, 두께 등은 기술적 특징의 효과적인 설명을 위해 과장되게 표현된 것일 수 있다.
본 발명의 하나의 모습에 따른 적층 커패시터를 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 적층 커패시터의 유전체 및 내부전극의 적층부분을 개략적으로 나타낸 분해도이다. 도 1에 도시되지 않았으나, 외부 전극(50)이 내부에 내부 전극(30)이 이격되어 적층된 유전체(10)의 길이방향 양측을 커버할 수 있다. 도 2a 및 2b는 각각 도 1을 적층 압착한 상태에서 Ⅰ-Ⅰ' 방향 및 Ⅱ-Ⅱ' 방향에서의 단면을 개략적으로 나타낸 도면이다. 도 3a 및 3b는 각각 본 발명의 하나의 예에 따른 적층 커패시터에서 도 1의 Ⅲ-Ⅲ' 방향 및 Ⅳ-Ⅳ' 방향에서의 단면을 개략적으로 나타낸 도면이다. 즉, 도 3a 및 3b는 도 1에 외부 전극(50)이 추가된 적층 커패시터를 도 1의 Ⅲ-Ⅲ' 방향 및 Ⅳ-Ⅳ' 방향에서 절단한 단면을 개략적으로 도시하고 있다. 또한, 도 4는 본 발명의 또 하나의 실시예에 따른 적층 커패시터의 유전체 및 내부전극의 적층부분을 개략적으로 나타낸 분해도이다. 도 4에서, 도 1과 마찬가지로 외부 전극(50)이 도시되지 않고 또한 도 1의 유전재 커버층(13)도 도시되지 않고 있으나, 본 발명의 예에 따른 적층 커패시터는 유전체가 유전재 커버층(13)을 포함하고 외부 전극(50)도 포함하고 있다. 도 5a 및 5b는 각각 도 4에서 도시되는 내부층과 도시되지 않은 유전재 커버층(13)을 적층 압착한 상태에서 도 4의 Ⅰ-Ⅰ' 방향 및 Ⅱ-Ⅱ' 방향에서의 단면을 개략적으로 나타낸 도면이다. 도 6a 및 6b는 각각 본 발명의 또 하나의 예에 따른 적층 커패시터(유전재 커버층(13) 및 외부 전극(50)을 포함함)에서 도 4의 Ⅲ-Ⅲ' 방향 및 Ⅳ-Ⅳ' 방향에서의 단면을 개략적으로 나타낸 도면이다.
도 1 내지 6b를 참조하면, 본 발명의 하나의 예에 따른 적층 커패시터는 유전체(10), 외부 전극(50) 및 내부 전극(30)을 포함하여 이루어진다. 도 1, 2a, 2b, 4, 5a 및 5b에서는 외부 전극(50)이 도시되지 않고 있다. 각각의 구성들을 구체적으로 살펴본다.
도 1 내지 6b를 참조하면, 유전체(10)는 적층 커패시터의 몸체 부분을 형성한다. 예컨대, 도 1 및/또는 4를 참조하면, 유전체(10)는 내부 전극 패턴(31, 33)이 형성된 유전시트(11)가 적층되어 형성될 수 있다. 유전체(10) 또는 유전체(10)를 형성하기 위한 유전시트(11)의 재질로는 커패시터에 사용되는 예컨대 세라믹 재료가 사용될 수 있다.
다음으로, 도 3a, 3b, 6a 및/또는 6b를 참조하면, 외부 전극(50, 51, 53)은 유전체(10)의 양측에 형성된다. 예컨대, 도 3a, 3b, 6a 및/또는 6b를 참조하면, 외부 전극(50, 51, 53)은 유전체(10)의 양측 단부를 커버할 수 있다. 즉, 외부 전극(50, 51, 53)은 유전체(10)의 양단면 및 양단면 부분의 둘레를 커버하며 서로 이격된다. 또는, 도시되지 않았으나, 외부 전극은 유전체(10)의 상면 또는 하면에서 유전체(10) 내부로 수직하게 형성된 구조일 수 있다. 외부 전극(50, 51, 53)의 재질로는 커패시터의 전극재료로 사용되는 금속재료가 사용된다.
계속하여, 도 1 내지 6b를 참조하여 적층 커패시터의 내부 전극(30)을 살펴본다. 적층 커패시터의 내부 전극(30)은 유전체(10) 내부에서 서로 이격되게 적층되어 있다. 이때, 도 3a, 3b, 6a 및/또는 6b를 참조하면, 적층된 내부 전극(30) 또는 내부 전극 패턴(31, 33)은 유전체(10)의 양측에 형성된 외부 전극(50, 51, 53)과 번갈아 연결된다. 예컨대, 도 1 및/또는 4에 도시된 유전시트(11) 상에 형성된 내부 전극 패턴(31, 33)이 유전시트(11)의 적층 압착에 따라 번갈아 적층 유전체(10)의 양단면으로 노출되고 노출된 내부 전극 패턴(31, 33)이 외부 전극(50, 51, 53)과 전기적으로 연결될 수 있다. 또는, 도시되지 않았으나, 내부 전극 패턴(31, 33)은 각 유전시트(11)에서 번갈아 양측으로 연결 구간이 돌출되게 형성되고, 각 유전시트(11)들이 적층된 유전체(10)의 상면 또는 하면의 양측에서 수직하게 유전체(10) 내부로 형성된 외부 전극(도시되지 않음)과 연결 구간이 번갈아 전기적으로 연결되도록 내부 전극(30)이 형성될 수 있다. 도 1 내지 6b에서, 도면부호 31의 내부 전극 패턴과 도면부호 33의 내부 전극 패턴은 번갈아 도면부호 51의 외부 전극과 도면부호 53의 외부 전극에 연결된다. 도면부호 31a, 31b의 서로 다른 타입의 내부 전극 패턴은 도면부호 51의 외부 전극에 연결되고, 도면부호 33a, 33b의 서로 다른 타입의 내부 전극 패턴은 도면부호 53의 외부 전극에 연결된다.
예컨대, 개별 유전시트(11) 상에 형성된 내부 전극 패턴(31, 33)은 적층 시 상하로 이격되어 중첩되는 영역인 중첩 구간과 중첩 구간을 제외한 나머지, 즉 외부 전극(50)과 연결되는 부위인 연결 구간으로 나뉠 수 있다. 이때, 중첩 구간과 연결 구간은 하나의 패턴으로 일체화되어 있다.
이때, 적층 커패시터의 내부 전극(30)은 유전체(10) 내에 적층된 적층 구조의 적어도 일부에서 외부 전극(50)과의 연결 구간의 폭 사이즈가 적층 구조에서 상하로 이웃하며 포개지는 중첩 구간의 폭 사이즈보다 감소되게 형성된다. 본 발명에서 연결 구간의 폭 사이즈라 함은 유전체(10)의 폭방향과 동일한 연결 구간의 폭방향에서 폭의 사이즈를 의미한다. 예컨대, 도 1 및 4를 참조하면, 적층 구조의 적어도 상부 및 하부 영역에서 외부 전극(50)과의 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 감소될 수 있다. 도시되지 않았으나, 적층 구조의 상부, 중간, 하부 영역 중 어느 하나에서 또는 그 영역 내의 어느 하나의 층에서만 외부 전극(50)과의 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 감소될 수도 있다.
도 1 내지 6b에서 도면부호 31a, 31b, 33a, 33b의 내부 전극 패턴은 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 작게 형성된 패턴이고, 도면부호 31c 및 33c의 내부 전극 패턴은 종래와 동일한 패턴이다.
종래에는 내부 전극 또는 내부 전극 패턴의 연결 구간과 중첩 구간의 폭 사이즈, 즉 유전체(10)의 폭방향과 일치하는 폭 사이즈가 동일하게 형성되고 있다. 이때, 소위 L-마진 영역에서 내부 전극의 연결 구간이 매 2층마다 형성되어 있으므로, 종래에는 내부 전극이 없는 폭방향 양측 구간, 소위 W-마진 영역에 비해 L-마진 영역의 꺾임이 방해를 받는다. 즉, 종래의 L-마진 영역에서는 적층 압착 및/또는 수축 시 유리전이온도(Tg)가 높은 내부 전극이 기둥 또는 코어 역할을 하며 마진 꺾임을 방해하고, 이에 따라 L-마진 영역의 밀도향상에 방해가 된다.
하지만, 본 발명의 실시예에서는 종래와 달리 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 감소되므로, 연결 구간에 대응하는 유전체(10)의 소위 L-마진 영역에서 단차가 커지고 단차 부위에서의 적층 압착 및/또는 수축에 의해 꺾임이 커져 밀도 향상을 도모할 수 있다. 또한, 연결 구간의 폭이 감소된 패턴제거 영역에서 유전시트(11) 간에 접착력이 향상되어 적층 구조 전체의 접착력 향상을 기대할 수 있다. 본 실시예에서, L-마진 영역에서의 꺾임이 내부 전극 패턴이 없는 폭 마진, 즉 W-마진 영역에의 꺾임에는 미치지 못하나 종래보다 증가되어 밀도 향상을 도모할 수 있다. 또한, L-마진 영역의 꺾임 증가를 통한 밀도 향상 및/또는 적층구조의 접착력 향상으로, 적층 커패시터의 기계적 강도를 개선시킬 수 있고, 이를 통한 신뢰성 향상을 도모할 수 있다.
예컨대, 하나의 예에서, 적층 구조의 적어도 상부 및 하부 영역(도 1 및 4에서의 상부층 및 중간층)에서 외부 전극(50)과의 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 감소될 수 있다. 이때, 적층 구조의 상부 및 하부 영역(도 1 및 4에서의 상부층 및 중간층) 각각은 하나의 내부 전극 패턴 층(31, 33)일 수도 있으나, 각각 연속 적층된 2층 이상의 내부 전극 패턴층(31, 33)일 수 있다. 도 1은 적층 구조의 상부 및 하부 영역 각각이 2층의 내부 전극 패턴층(31a와 33b, 31b와 33a)으로 이루어진 것을 예시하고 있다. 적층 구조의 상부 및 하부 영역을 제외한 중간 영역(도 1의 중간층)은 도 1에 도시된 바와 같이 종래와 같이 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈와 동일할 수 있다. 본 실시예에 따라, 적층 구조의 적어도 상부 및 하부 영역의 L-마진 영역에서, 매 2층마다 형성된 내부 전극(30)의 연결 구간의 폭이 감소되므로, 압착 시 L-마진 영역의 꺾임을 방해하는 면적이 줄어든다. 그에 따라 L-마진 영역에서의 꺾임이 커져 밀도 향상을 도모할 수 있다.
예컨대, 도 4에 도시된 바와 같이, 내부 전극(30)은 적층 구조의 상부 및 하부 영역(도 4에서의 상부층 및 하부층)과 마찬가지로 중간 영역에서도, 즉 적층 구조의 전체 영역에서 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 감소될 수 있다. 도 4는 내부 전극 패턴층(31, 33)의 전체 적층 영역에서 각 내부 전극 패턴층(31, 33)별로 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 감소된 것을 예시하고 있다.
또 하나의 예에서, 외부 전극(50)과의 연결 구간의 폭이 감소되어 형성된 패턴제거 영역(11a)은 적층 구조에서 적어도 2개 층 이상에서 형성될 수 있다. 이때, 패턴제거 영역(11a)은 적층 구조의 외부 전극(50)과의 연결 구간, 소위 L-마진 영역에서 상하로 연속하여 포개지지 않도록 형성될 수 있다. 패턴제거 영역(11a)은 유전체(10)의 적층 압착 전의 각 층을 형성하는 유전시트(11) 상에서 연결 구간 영역에서 유전시트(11)가 노출되게 내부 전극 패턴의 일부를 감소시켜 형성될 수 있다. 본 발명의 실시예에서 패턴제거 영역(11a)이 상하로 연속하여 포개지지 않도록 형성됨에 따라, 유전체(10)의 소위 L-마진 영역에서 단차가 폭방향 한쪽에서만 커지지 않고 폭방향 양쪽에서 커지면서 단차 부위에서의 적층 압착 및/또는 수축에 의해 꺾임이 커져 고른 밀도 향상을 도모할 수 있다. 또한, 패턴제거 영역(11a)이 연속하여 포개지지 않아 연결 구간의 폭방향 양측에서 고르게 유전시트(11) 간에 접착력이 향상되어 적층 구조 전체의 접착력 향상을 기대할 수 있다. 또한, L-마진 영역에서 폭방향의 한쪽에 치우치지 않고 고르게 밀도를 향상시키고 고르게 적층 구조의 접착력을 향상시켜 적층 커패시터의 기계적 강도를 개선시키고 신뢰성 향상을 도모할 수 있다.
예컨대, 하나의 예에서, 매 2층마다 형성된 내부 전극(30)의 연결 구간의 배치방향이 상하로 연속되지 않고 폭방향의 일측과 타측으로 번갈아 배치될 수 있다. 이에 따라 L-마진 영역에서의 꺾임이 폭방향에서 한 쪽으로 치우치지 않게 형성될 수 있다.
예컨대, 패턴제거 영역(11a)은 연결 구간의 폭방향의 양측에서 번갈아 형성되며 포개지지 않을 수 있다.
또한, 하나의 예에서, 내부전극 연결 구간의 폭 사이즈는 중첩 구간의 폭 사이즈의 대략 1/4 이상 그리고 2/3 이하만큼 감소될 수 있다. 예컨대, 연결 구간의 폭 사이즈는 중첩 구간의 폭 사이즈의 대략 1/2만큼 감소되게 형성될 수 있다. 이에 따라, 연결 구간의 폭 사이즈가 감소된 유전체 영역에서는 내부 전극(30) 연결 구간의 면적이 1/2로 줄어들어 적층 압착 시 L-마진 영역의 꺾임을 증가시켜 밀도 향상을 도모하고 기계적 강도를 개선할 수 있다. 예컨대, 이 경우에도, 패턴제거 영역(11a)은 적층 구조의 외부 전극(50)과의 연결 구간, 소위 L-마진 영역에서 상하로 연속하여 포개지지 않도록 형성될 수 있다.
전술한 본 발명의 모습들의 어느 하나의 실시예에 따른 적층 커패시터는 전자기기(도시되지 않음)에 사용된다. 이때, 본 발명의 다른 하나의 모습에 제안되는 전자기기는 전술한 본 발명의 모습들의 어느 하나의 실시예에 따른 적층 커패시터를 포함하고 있다. 이때, 전자기기에 사용되는 적층 커패시터의 기계적 강도가 전술한 바와 같이 소위 L-마진 영역에서의 밀도 향상에 따라 증가되고 신뢰성이 증대되어, 결국 전자기기의 수명의 연장을 도모할 수 있다.
다음으로, 본 발명의 또 하나의 모습에 따른 적층 커패시터 제조 방법을 참조하여 구체적으로 살펴본다. 이때, 전술한 발명의 하나의 모습의 실시예들에 따른 적층 커패시터 및 도 1 내지 6b가 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 7은 본 발명의 다른 하나의 실시예에 따른 적층 커패시터 제조 방법을 개략적으로 설명하는 흐름도이고, 도 8은 본 발명의 또 하나의 실시예에 따른 적층 커패시터 제조 방법을 개략적으로 설명하는 흐름도이다.
도 7 및/또는 8을 참조하면, 본 발명의 하나의 예에 따른 적층 커패시터 제조 방법은 내부 전극 패턴을 형성하는 단계(S100, S101), 적층 유전체를 형성하는 단계(S300, S301) 및 외부 전극을 형성하는 단계(S500)를 포함하여 이루어진다. 각 공정들을 구체적으로 살펴본다.
먼저, 내부 전극 패턴을 형성하는 단계(S100, S101)에서는, 다수의 유전시트(11) 상에 각각 내부 전극 패턴(31, 33)을 형성한다. 예컨대, 유전시트(11) 상에 패턴을 인쇄하거나 기타 다른 방식으로 내부 전극 패턴(31, 33)을 형성할 수 있다. 내부 전극 패턴을 형성하는 단계(S100, S101)에서는 연결 구간의 폭 사이즈를 중첩 구간의 폭 사이즈보다 작게 내부 전극 패턴(31a, 31b, 33a, 33b)을 형성한다. 이때, 연결 구간은 이후 외부 전극을 형성하는 단계(S500)에서 외부 전극(50, 51, 53)과 연결되는 구간이고, 중첩 구간은 이후 적층 유전체를 형성하는 단계(S300, S301)에서 적층되는 적층 유전체(10) 내에서 상하로 이웃하며 이격되게 포개지는 구간이다. 즉, 유전시트(11) 상에 형성되는 내부 전극 패턴(31, 33)은 중첩 구간과 연결 구간으로 나뉠 수 있고, 연결 구간은 중첩 구간을 제외한 구간이 된다. 이때, 연결 구간과 중첩 구간은 일체로 하나의 패턴으로 형성된다.
이때, 내부 전극 패턴을 형성하는 단계(S100)를 살펴보면, 적어도 일부 유전시트(11) 상에서, 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 작게 내부 전극 패턴(31a, 31b, 33a, 33b)을 형성한다. 즉, 적어도 일부 유전시트(11) 상에서 연결 구간의 폭 사이즈가 감소된 내부 전극 패턴(31a, 31b, 33a, 33b)을 형성하고, 이후 공정(S300)에서 유전시트(11)를 적층시킴에 따라 다수의 유전시트(11)가 적층 형성되는 적층 유전체(10)의 적어도 일부에서 내부 전극 패턴의 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 작게 형성된다.
예컨대, 하나의 예에 따라 도 8을 참조하면, 내부 전극 패턴을 형성하는 단계(S101)에서, 적층 유전체(10)를 형성할 유전시트들(11)의 적어도 상부 및 하부 층을 형성하는 유전시트(11) 상에서 연결 구간의 폭 사이즈를 중첩 구간의 폭 사이즈보다 작게 내부 전극 패턴(31a, 31b, 33a, 33b)을 형성할 수 있다. 예컨대, 도 1에 도시된 바와 같이 내부 전극 패턴(31, 33)이 형성되는 유전시트(11)의 상부 및 하부 층 상에서 연결 구간의 폭 사이즈를 중첩 구간의 폭 사이즈보다 작게 내부 전극 패턴(31a, 31b, 33a, 33b)을 형성할 수 있다. 또 하나의 예에서, 도 4에 도시된 바와 같이, 내부 전극 패턴(31, 33)이 형성되는 모든 유전시트(11) 상에서 연결 구간의 폭 사이즈를 중첩 구간의 폭 사이즈보다 작게 내부 전극 패턴(31a, 31b, 33a, 33b)을 형성할 수 있다.
예컨대, 하나의 예에서, 내부 전극 패턴을 형성하는 단계(S100, S101)에서, 연결 구간의 폭 사이즈를 중첩 구간의 폭 사이즈의 대략 1/3 ~ 3/4 범위로 또는 대략 1/2 로 내부 전극 패턴(31a, 31b, 33a, 33b)을 형성할 수 있다. 바꿔 말하면, 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 대략 1/4 ~ 2/3 만큼 또는 대략 1/2 만큼 줄어들게 내부 전극 패턴(31a, 31b, 33a, 33b)을 형성한다.
다음으로, 도 7 및 8을 참조하면, 적층 유전체를 형성하는 단계(S300, S301)에서는, 내부 전극 패턴(31, 33)이 형성된 다수의 유전시트(11)를 적층하여 적층 유전체(10)를 형성한다. 이때, 내부 전극 패턴(31, 33)의 연결 구간이 번갈아 양측으로 배치되도록 다수의 유전시트(11)를 적층하여 적층 유전체(10)를 형성한다. 본 공정에서, 다수 유전시트(11)를 적층하고 압착하여 적층 유전체(10)를 형성하는데, 적층 압착 시 소위 L-마진 영역에서 꺾임이 커지도록 이전 내부 전극 패턴을 형성하는 단계(S100, S101)에서 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 작게 내부 전극 패턴(31a, 31b, 33a, 33b)을 형성하게 된다. 유전시트(11) 적층 시 내부 전극 패턴이 형성되지 않은 유전재 커버층(13)이 함께 적층된다.
예컨대, 유전시트(11) 상에 다수의 내부 전극 패턴(31, 33)을 인쇄하고 다수 내부 전극(30) 패턴들이 형성된 다수 유전시트들(11)을 적층 압착 후 다음 공정의 외부 전극을 형성하는 단계(S500) 전에 개별 적층 유전체(10) 단위로 적층체를 절단할 수 있다. 즉, 본 제조방법 발명에서 적층 유전체(10)라 함은 다수의 유전시트(11)가 단순히 적층 압착된 상태만을 의미하는 것이 아니라 나아가 다수의 내부 전극(30) 패턴들이 각각에 형성된 다수의 유전시트들(11)이 적층 압착된 후 개별 단위로 절단된 상태의 유전체(10)를 포함하는 의미로도 사용된다.
예컨대, 도 7을 참조하면, 적층 유전체를 형성하는 단계(S300)에서, 내부 전극 패턴(31a, 31b, 33a, 33b)의 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 작게 형성된 유전시트(11)를 적층 유전체(10)의 적어도 일부 층에 적층되도록 적층 유전체(10)를 형성한다.
예컨대, 하나의 예에 따라 도 8을 참조하면, 적층 유전체를 형성하는 단계(S301)에서, 내부 전극 패턴(31a, 31b, 33a, 33b)의 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 작게 형성된 유전시트들(11)을 적층 유전체(10)의 적어도 상부 및 하부 층 각각에 배치되도록 적층시켜 적층 유전체(10)를 형성할 수 있다.예컨대, 내부 전극 패턴(31a, 31b, 33a, 33b)의 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 작게 형성된 유전시트들(11)을 적층 유전체(10)의 적어도 상부 및 하부 층 각각에서 적어도 2개 층 이상 연속 배치되게 적층시킬 수 있다.
이때, 직접 도시되지 않았으나 도 4를 참조하여 살펴보면, 하나의 예에서, 적층 유전체를 형성하는 단계에서, 적층 유전체(10)의 전체 적층 구조에서 연결 구간의 폭 사이즈가 중첩 구간의 폭 사이즈보다 작게 형성되도록 다수의 유전시트(11)를 적층할 수 있다.
도 1 및/또는 4를 참조하여 살펴보면, 하나의 예에서, 적층 유전체를 형성하는 단계(S300, S301)에서는, 내부 전극 패턴을 형성하는 단계(S100, S101)에서 연결 구간의 폭 사이즈 감소에 따라 유전시트(11)가 노출된 패턴제거 영역(11a)이 상하 방향으로 연속하여 포개지지 않고 내부 전극(30) 패턴의 연결 구간 영역이 중간에 개재되도록 다수의 유전시트(11)를 적층할 수 있다.
예컨대, 내부 전극 패턴을 형성하는 단계(S100, S101)에서 패턴제거 영역(11a)이 연결 구간의 폭방향의 양측에서 번갈아 형성되도록 하여, 적층 유전체를 형성하는 단계(S300, S301)에서 적층 시 감소 영역(11a)이 포개지지 않도록 할 수 있다.
계속하여, 도 7 및 8을 참조하면, 외부 전극을 형성하는 단계(S500)에서는, 적층 유전체(10)에 형성된 내부 전극 패턴(31, 33)의 연결 구간과 번갈아 양측에서 전기적으로 연결되게 적층 유전체(10)의 양측에서 외부 전극(50)을 형성한다. 예컨대, 외부 전극(50)은 적층 유전체(10)의 양단부를 커버하도록 형성될 수 있다. 또는, 도시되지 않았으나, 외부 전극은 적층 유전체(10)의 상면 또는 하면의 양측에서 수직으로 적층 유전체(10) 내부로 형성시켜 내부 전극 패턴들(31,33)과 양측에서 번갈아 연결되도록 형성될 수도 있다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10: 유전체 또는 적층 유전체 11: 유전시트
11a: 패턴제거 영역 30: 내부 전극
31, 31a, 31b, 31c, 33, 33a, 33b, 33c: 내부 전극 패턴
50, 51, 53: 외부 전극

Claims (13)

  1. 유전체;
    상기 유전체의 양측에 형성된 외부 전극; 및
    상기 유전체 내부에서 서로 이격되게 적층되며 상기 양측에 형성된 상기 외부 전극과 번갈아 연결되되, 적층 구조의 적어도 일부에서 상기 외부 전극과의 연결 구간의 폭 사이즈가 상하로 이웃하며 포개지는 중첩 구간의 폭 사이즈보다 감소된 내부 전극;을 포함하여 이루어지는 적층 커패시터.
  2. 청구항 1에서,
    상기 내부 전극은 상기 적층 구조의 적어도 상부 및 하부 영역에서 상기 연결 구간의 폭 사이즈가 상기 중첩 구간의 폭 사이즈보다 감소된 것을 특징으로 하는 적층 커패시터.
  3. 청구항 2에서,
    상기 내부 전극은 상기 적층 구조의 전체 영역에서 상기 연결 구간의 폭 사이즈가 상기 중첩 구간의 폭 사이즈보다 감소된 것을 특징으로 하는 적층 커패시터.
  4. 청구항 1 내지 3 중의 어느 하나에서,
    상기 연결 구간의 폭 감소로 형성된 패턴제거 영역은 상기 적층 구조의 적어도 2개 층 이상에서 형성되되 상기 적층 구조에서 상하로 연속하여 포개지지 않도록 형성된 것을 특징으로 하는 적층 커패시터.
  5. 청구항 4에서,
    상기 패턴제거 영역은 상기 연결 구간의 폭방향의 양측에서 번갈아 형성되는 것을 특징으로 하는 적층 커패시터.
  6. 청구항 1 내지 3 중의 어느 하나에서,
    상기 연결 구간의 폭 사이즈는 상기 중첩 구간의 폭 사이즈의 1/4 이상 그리고 2/3 이하만큼 감소된 것을 특징으로 하는 적층 커패시터.
  7. 청구항 6에서,
    상기 연결 구간의 폭 사이즈는 상기 중첩 구간의 폭 사이즈의 1/2만큼 감소된 것을 특징으로 하는 적층 커패시터.
  8. 커패시터 소자를 사용하는 전자기기에 있어서,
    청구항 1 내지 3 중의 어느 하나에 따른 적층 커패시터를 사용하는 것을 특징으로 하는 전자기기.
  9. 다수의 유전시트 상에 각각 내부 전극 패턴을 형성하되, 적어도 일부 유전시트 상에서 이후 외부 전극과 연결될 연결 구간의 폭 사이즈를 이후 적층 유전체 내에서 상하로 이웃하며 이격되게 포개질 중첩 구간의 폭 사이즈보다 작게 상기 내부 전극 패턴을 형성하는 단계;
    상기 내부 전극 패턴이 형성된 상기 다수의 유전시트를 적층하되 상기 연결 구간이 번갈아 양측으로 배치되도록 상기 다수의 유전시트를 적층하여 상기 적층 유전체를 형성하는 단계; 및
    상기 내부 전극 패턴의 연결 구간과 번갈아 양측에서 전기적 연결되게 상기 적층 유전체의 양측에 상기 외부 전극을 형성하는 단계;를 포함하여 이루어지는 적층 커패시터 제조 방법.
  10. 청구항 9에서,
    상기 적층 유전체를 형성하는 단계에서, 상기 적층 유전체의 적어도 상부 및 하부 층에서 상기 연결 구간의 폭 사이즈가 상기 중첩 구간의 폭 사이즈보다 작게 형성되도록 상기 다수의 유전시트를 적층하는 것을 특징으로 하는 적층 커패시터 제조 방법.
  11. 청구항 10에서,
    상기 적층 유전체를 형성하는 단계에서, 상기 적층 유전체의 전체 적층 구조에서 상기 연결 구간의 폭 사이즈가 상기 중첩 구간의 폭 사이즈보다 작게 형성되도록 상기 다수의 유전시트를 적층하는 것을 특징으로 하는 적층 커패시터.
  12. 청구항 9 내지 11 중의 어느 하나에서,
    상기 적층 유전체를 형성하는 단계에서는, 상기 내부 전극 패턴을 형성하는 단계에서 상기 연결 구간의 폭 사이즈 감소에 따라 상기 유전시트가 노출된 패턴제거 영역이 상하 방향으로 연속하여 포개지지 않고 상기 내부 전극 패턴의 연결 구간 영역이 중간에 개재되도록 상기 다수의 유전시트를 적층하는 것을 특징으로 하는 적층 커패시터 제조 방법.
  13. 청구항 9 내지 11 중의 어느 하나에서,
    상기 내부 전극 패턴을 형성하는 단계에서, 상기 연결 구간의 폭 사이즈를 상기 중첩 구간의 폭 사이즈의 1/3 ~ 3/4 범위로 상기 내부 전극 패턴을 형성하는 것을 특징으로 하는 적층 커패시터 제조 방법.
KR1020140095853A 2014-07-28 2014-07-28 적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기 KR20160013703A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140095853A KR20160013703A (ko) 2014-07-28 2014-07-28 적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기
US14/811,701 US20160027586A1 (en) 2014-07-28 2015-07-28 Multilayer capacitor, method for manufacturing the same, and electronic device using the same
US15/944,269 US10109425B2 (en) 2014-07-28 2018-04-03 Multilayer capacitor, method for manufacturing the same, and electronic device using same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140095853A KR20160013703A (ko) 2014-07-28 2014-07-28 적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기

Publications (1)

Publication Number Publication Date
KR20160013703A true KR20160013703A (ko) 2016-02-05

Family

ID=55167274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140095853A KR20160013703A (ko) 2014-07-28 2014-07-28 적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기

Country Status (2)

Country Link
US (2) US20160027586A1 (ko)
KR (1) KR20160013703A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6747057B2 (ja) * 2016-05-24 2020-08-26 Tdk株式会社 積層セラミックコンデンサ
US10969902B2 (en) * 2016-07-19 2021-04-06 Elo Touch Solutions, Inc. Projected-capacitive (PCAP) touchscreen
CN107038996B (zh) * 2017-04-24 2019-08-02 上海天马有机发光显示技术有限公司 一种有机电致发光显示面板的供电方法及显示装置
KR102620526B1 (ko) * 2018-08-14 2024-01-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR20220056457A (ko) * 2020-10-28 2022-05-06 삼성전기주식회사 적층형 커패시터

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829134B2 (en) * 2002-07-09 2004-12-07 Murata Manufacturing Co., Ltd. Laminated ceramic electronic component and method for manufacturing the same
JP2004319597A (ja) 2003-04-11 2004-11-11 Rohm Co Ltd 積層型セラミックコンデンサ
JP4108650B2 (ja) 2004-06-29 2008-06-25 Ｔｄｋ株式会社 積層コンデンサ
US7329976B2 (en) * 2005-04-27 2008-02-12 Kyocera Corporation Laminated electronic component
JP4049182B2 (ja) * 2005-11-22 2008-02-20 株式会社村田製作所 積層コンデンサ
JP4896642B2 (ja) * 2006-09-12 2012-03-14 Ｔｄｋ株式会社 積層コンデンサ及び電子機器
JP4354475B2 (ja) * 2006-09-28 2009-10-28 Ｔｄｋ株式会社 積層コンデンサ
JP4385385B2 (ja) 2006-12-14 2009-12-16 Ｔｄｋ株式会社 積層コンデンサ
JP5315796B2 (ja) * 2007-06-18 2013-10-16 株式会社村田製作所 積層セラミックコンデンサ
JP4645637B2 (ja) * 2007-11-15 2011-03-09 Ｔｄｋ株式会社 積層コンデンサ
US8120891B2 (en) 2007-12-17 2012-02-21 Murata Manufacturing Co., Ltd. Multilayer capacitor having low equivalent series inductance and controlled equivalent series resistance
JP5293379B2 (ja) * 2009-04-24 2013-09-18 株式会社村田製作所 積層セラミック電子部品
KR101101530B1 (ko) * 2010-06-24 2012-01-04 삼성전기주식회사 적층형 세라믹 캐패시터
JP5751080B2 (ja) * 2010-09-28 2015-07-22 株式会社村田製作所 積層セラミック電子部品
KR101872519B1 (ko) * 2011-04-21 2018-06-29 삼성전기주식회사 Ｅｓｒ 특성 제어가능한 적층형 세라믹 커패시터
KR101832490B1 (ko) * 2011-05-31 2018-02-27 삼성전기주식회사 적층 세라믹 커패시터
KR101548774B1 (ko) * 2011-08-26 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터
KR101872531B1 (ko) * 2012-07-04 2018-06-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법
KR101422934B1 (ko) * 2012-11-29 2014-07-23 삼성전기주식회사 적층 세라믹 전자부품
KR101422945B1 (ko) * 2012-12-11 2014-07-23 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR101376921B1 (ko) * 2012-12-11 2014-03-20 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101422946B1 (ko) * 2012-12-11 2014-07-23 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
KR101412842B1 (ko) * 2012-12-12 2014-06-27 삼성전기주식회사 적층 세라믹 전자부품
KR101422949B1 (ko) * 2012-12-12 2014-07-23 삼성전기주식회사 적층 세라믹 전자부품
KR20140081360A (ko) * 2012-12-21 2014-07-01 삼성전기주식회사 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터가 실장된 회로기판
KR101994713B1 (ko) * 2013-04-22 2019-07-01 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101499717B1 (ko) * 2013-05-21 2015-03-06 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR101504002B1 (ko) * 2013-05-21 2015-03-18 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR102126420B1 (ko) * 2013-06-10 2020-06-24 삼성전기주식회사 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR102236098B1 (ko) * 2015-02-16 2021-04-05 삼성전기주식회사 적층 세라믹 전자 부품

Also Published As

Publication number Publication date
US20180226195A1 (en) 2018-08-09
US10109425B2 (en) 2018-10-23
US20160027586A1 (en) 2016-01-28

Similar Documents

Publication Publication Date Title
CN110098050B (zh) 电子部件
JP4757587B2 (ja) 積層コンデンサ、及び、その製造方法
KR20160013703A (ko) 적층 커패시터, 그 제조 방법 및 그를 사용하는 전자기기
JP5921074B2 (ja) 積層基板の製造方法
JPWO2007080852A1 (ja) 積層コンデンサ
JP2015026841A (ja) 積層セラミックコンデンサ
US7828033B2 (en) Method of manufacturing multilayer capacitor and multilayer capacitor
KR20160102132A (ko) 적층 콘덴서 및 그 제조방법
KR101472659B1 (ko) 다층 세라믹 소자
JP5267363B2 (ja) 積層型電子部品
KR20210131241A (ko) 적층 세라믹 콘덴서
JP5278476B2 (ja) 積層コンデンサ
JP5786751B2 (ja) 積層電子部品
JP5120450B2 (ja) 積層セラミック電子部品
KR20160096911A (ko) 적층 세라믹 전자 제품 및 그 제조 방법
JP4356300B2 (ja) 積層型ｌｃ複合部品
JP2018049999A (ja) 電子部品及び電子部品装置
JP4539489B2 (ja) 積層コンデンサの製造方法
JP5769487B2 (ja) コンデンサ
KR101813366B1 (ko) 적층 전자부품 및 그 제조방법
JP2006013245A (ja) 積層セラミックコンデンサおよびその製造方法
JP5247495B2 (ja) 固体電解コンデンサ
JP2010080615A (ja) 積層コンデンサ、積層コンデンサの実装構造及び積層コンデンサの製造方法
JP2008160164A (ja) 積層型コンデンサ及びその実装構造
JP2006324576A (ja) 積層電子部品

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application