KR102236098B1 - 적층 세라믹 전자 부품 - Google Patents

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Abstract

본 발명은, 용량부에 비해 소폭의 리드부를 갖는 내부 전극을 포함하며, 유전체층의 마진(margin)부 중 상기 리드부와 폭 방향으로 대응되는 위치에 상기 내부 전극과 이격되게 더미 전극이 배치되는 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENTS}
본 발명은 적층 세라믹 전자 부품에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성을 인가 받는 내부 전극이 번갈아 배치된 구조를 가질 수 있으며, 상기 유전체층에서 내부 전극이 미형성된 부분에는 마진부로서 빈 공간이 존재한다.
상기 적층 세라믹 커패시터는 제조되는 과정에서, 복수의 유전체 시트를 적층하고 압착할 때 커버층과 액티브층에 포함된 유전체가 유동되면서 밀도의 균일화를 이루게 된다.
이때, 상기 유전체층에서 마진 부분은 단차가 발생되는 부분으로, 단차가 커지면 유전체 시트 중 내부 전극이 형성되어 있는 부위의 유전체 및 내부 전극이 마진 부분으로 이동하면서 마진 부분을 채우게 되고, 이때 상기 유전체 및 내부 전극의 이동량이 증가될수록 유전체 시트의 두께가 부분적으로 감소되는 부분이 증가되어, 이에 제품의 내전압 특성이 저하되는 문제가 발생할 수 있다.
특히, 내부 전극에서 세라믹 바디의 길이 방향으로 노출되는 리드부를 내부 전극의 용량부 보다 소폭으로 형성하는 경우, 리드부와 대응하는 위치에서 세라믹 바디의 단차가 더 크게 증가되므로 상기 제품의 내전압 특성 저하 문제가 더 심화될 수 있다.
국내등록특허 제10-0587006호
본 발명의 목적은, 용량부에 비해 소폭의 리드부를 갖는 내부 전극을 포함하며, 세라믹 바디의 길이 방향의 마진부에서 발생되는 단차를 감소시켜 내전압 특성을 향상시킬 수 있는 적층 세라믹 전자 부품을 제공하는데 있다.
본 발명의 일 측면은, 용량부에 비해 소폭의 리드부를 갖는 내부 전극을 포함하며, 유전체층의 마진(margin)부 중 상기 리드부와 폭 방향으로 대응되는 위치에 상기 내부 전극과 이격되게 더미 전극이 배치되는 적층 세라믹 전자 부품을 제공한다.
본 발명의 일 실시 형태에 따르면, 내부 전극을 용량부와 상기 용량부에 비해 소폭으로 이루어진 리드부를 갖도록 구성하면서, 세라믹 바디의 길이 방향의 마진부에서의 단차를 감소시켜 크랙 및 디라미네이션 발생을 줄이고 제품의 내전압 특성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1에서 외부 전극을 생략하고 도시한 사시도이다.
도 4는 도 1에서 제1 및 제2 내부 전극의 적층 구조를 분해하여 도시한 평면도이다.
도 5는 도 1에서 제1 및 제2 내부 전극을 오버랩하여 도시한 평면도이다.
도 6은 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 다른 실시 예를 도시한 평면도이다.
도 7은 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 사시도이다.
도 8은 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 평면도이다.
도 9는 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 평면도이다.
도 10은 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 사시도이다.
도 11은 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 평면도이다.
도 12는 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 평면도이다.
도 13은 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 평면도이다.
도 14는 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 평면도이다.
도 15는 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 평면도이다.
본 발명의 일 측면에 따른 적층 세라믹 전자 부품은, 용량부에 비해 소폭의 리드부를 갖는 내부 전극을 포함하며, 유전체층의 마진(margin)부 중 상기 리드부와 폭 방향으로 대응되는 위치에 상기 내부 전극과 이격되게 더미 전극이 배치된다.
이때, 상기 더미 전극은 세라믹 바디의 폭 방향의 일면을 통해 노출되며, 상기 더미 전극의 노출된 부분 중 상기 세라믹 바디의 길이 방향으로 내측 단부는 상기 용량부의 길이 방향의 단부와 동일 선상에 위치할 수 있다. 이에 상기 더미 전극이 세라믹 바디의 길이 방향의 마진 위치를 인식하는 역할을 할 수 있다.
다른 예로서, 상기 더미 전극은 세라믹 바디의 길이 방향의 일면을 통해 노출되며, 상기 더미 전극의 노출된 부분 중 상기 세라믹 바디의 폭 방향으로 내측 단부는 상기 용량부의 폭 방향의 단부와 동일 선상에 위치할 수 있다. 이에 상기 더미 전극이 세라믹 바디의 폭 방향의 마진 위치를 인식하는 역할을 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이고, 도 3은 도 1에서 외부 전극을 생략하고 도시한 사시도이고, 도 4는 도 1에서 제1 및 제2 내부 전극의 적층 구조를 분해하여 도시한 평면도이고, 도 5는 도 1에서 제1 및 제2 내부 전극을 오버랩하여 도시한 평면도이다.
본 실시 형태에서는, 설명의 편의를 위해, 도 1의 T, L 및 W를 각각 두께, 길이 및 폭 방향으로 정의하기로 한다.
도 1 내지 도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품(100)은, 세라믹 바디(110); 제1 및 제2 내부 전극(121, 122); 제1 및 제2 외부 전극(131, 132); 및 더미 전극(141)을 포함한다.
세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것이다.
이때, 세라믹 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인하기 어려울 정도로 일체화될 수 있다.
또한, 세라믹 바디(110)는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.
본 실시 형태에서는, 설명의 편의를 위해, 세라믹 바디(110)의 유전체층(111)이 적층된 두께 방향(T)의 서로 마주보는 면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)을 연결하는 세라믹 바디(110)의 길이 방향(L)의 서로 마주보는 양면을 제3 및 제4 면(3, 4)으로, 제3 및 제4 면(3, 4)과 수직으로 교차하는 폭 방향(W)의 서로 마주보는 양면을 제5 및 제6 면(5, 6)으로 각각 정의하기로 한다.
또한, 세라믹 바디(110)는 최상부의 내부 전극의 상측에 소정 두께의 상부 커버층(112)이 형성되고, 최하부의 내부 전극의 하측에는 하부 커버층(113)이 배치될 수 있다.
이때, 상하부 커버층(112, 113)은 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층이 세라믹 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층되어 형성될 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은, 예를 들면 BaTiO3(티탄산바륨)에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 바디(110) 내부에 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성이 인가되는 전극으로서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
본 실시 형태에서, 제1 및 제2 내부 전극(121, 122)은 예컨대 세라믹 바디(110) 외부로 노출되는 부분의 폭이 서로 오버랩되는 부분의 폭 보다 좁은 예컨대 병목(bottle neck) 형상으로 이루어진다. 이러한 병목 구조는 내부 전극의 크랙 및 디라미네이션이 발생하는 것을 줄일 수 있는 효과가 있다.
이러한 병목 형상 구조를 위해, 제1 및 제2 내부 전극(121, 122)은 상하로 서로 오버랩되는 제1 및 제2 용량부(121a, 122a)와 제1 및 제2 리드부(121b, 122b)를 각각 포함하며, 제1 및 제2 리드부(121b, 122b)는 제1 및 제2 용량부(121a, 122a)에 비해 좁은 폭을 갖도록 형성된다.
여기서, 제1 및 제2 리드부(121b, 122b)는 제1 및 제2 용량부(121a, 122a)에서 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(3, 4)을 통하여 각각 인출되도록 연장되게 형성되는 부분이다.
이때, 제1 및 제2 용량부(121a, 122a)와 제1 및 제2 리드부(121b, 122b)는 테이퍼진 제1 및 제2 연결부를 통해 연결될 수 있으나, 본 발명은 이에 한정되는 것은 아니며, 예컨대 제1 및 제2 리드부(121b, 122b)는 제1 및 제2 용량부(121a, 122a)에 대해 약 90°로 단차지게 형성되는 등 다양하게 변경이 가능하다.
위와 같이 세라믹 바디의 마진부가 테이퍼지거나 단차를 갖는 경우에 대해 설명하면, 제조된 적층 세라믹 전자 부품은 마무리 공정으로 세라믹 바디의 모서리 부분을 라운드지게 연마하게 되는데, 이때 세라믹 바디의 모서리부와 내부 전극 간의 거리가 짧아지게 되고 이로 인해 전자 부품의 전기적 특성이 저하될 수 있다.
그러나, 본 실시 형태와 같이, 제1 및 제2 용량부(121a, 122a)와 제1 및 제2 리드부(121b, 122b)를 연결하는 변인 제1 및 제2 연결부를 테이퍼지게 또는 단차지게 형성하게 되면, 세라믹 바디(110)의 모서리부와 제1 및 제2 내부 전극(121, 122)의 간격이 충분한 거리를 유지하게 됨으로써, 제1 및 제2 내부 전극(121, 122)을 보호하는 유전체의 체적이 상대적으로 증가하게 되어 전자 부품의 전기적 특성이 저하되는 것을 방지할 수 있다.
그리고, 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(3, 4)을 통해 번갈아 노출된 제1 및 제2 리드부(121b, 122b)의 단부는 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(3, 4)에서 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 머리부(131a, 132a)과 각각 접속되어 전기적으로 연결된다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층 세라믹 전자 부품(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 용량부(121a, 122a)의 오버랩된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 길이 방향의 양 단부에 각각 배치된다.
제1 및 제2 외부 전극(131, 132)은 제1 및 제2 머리부(131a, 132a)와, 제1 및 제2 밴드부(131b, 132b)를 각각 포함할 수 있다.
제1 및 제2 머리부(131a, 132a)는 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(3, 4)을 각각 덮으며, 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 리드부(121b, 122b)의 노출된 단부와 각각 접속되어 전기적으로 연결되는 부분이다.
제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 머리부(131a, 132a)로부터 세라믹 바디(110)의 둘레 면의 일부를 덮도록 각각 연장되게 형성되는 부분이며, 제1 및 제2 외부 전극(131, 132)과 세라믹 바디(110) 간의 고착강도를 향상시키고, 전자 부품을 기판 등에 실장할 때 제품의 전기적 연결성을 향상시키는 효과를 기대할 수 있다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 도금층(미도시)이 형성될 수 있다.
상기 도금층은 일 예로서, 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
더미 전극(141)은 각 유전체층(111)의 마진부 중에서 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 리드부(121b, 122b)와 폭 방향으로 대응되는 위치에제1 및 제2 내부 전극(121, 122)과 이격되게 배치된다.
즉, 더미 전극(141)은 일명 병목 형상 구조(리드부가 용량부에 비해 소폭인 구조)에 의해 제1 또는 제2 내부 전극(121, 122)에서 제1 및 제2 리드부(121b, 122b)가 제1 및 제2 용량부(121a, 122a)에 비해 줄어든 면적만큼 상대적으로 증가한 폭 방향 마진을 보상하는 역할을 한다.
따라서, 더미 전극(141)에 의해 세라믹 바디(110)의 길이 방향의 양측 마진부에서의 단차가 감소되므로, 크랙 및 디라미네이션(delamination)의 발생을 감소시키면서 제품의 내전압 특성도 향상시킬 수 있게 된다.
한편, 종래의 적층 세라믹 커패시터는, 제조 공정에서 압착 완료된 세라믹 바아를 절단하여 절단 칩을 만든 후에 W-T면을 육안이나 화상을 통해 인식하여 내부 전극과 유전체층을 구분할 수 있으며, 이에 절단 칩의 폭 방향 마진을 구한다.
그러나, 절단 칩의 L-T면은 육안이나 화상으로 인식할 때 유전체층만 인식이 가능하고 세라믹 바디의 내부에 위치한 내부 전극은 인식이 불가하다. 이에, 육안이나 화상으로는 절단 칩의 길이 방향의 마진을 수준 별로 선별할 수 없다.
이에, 종래에는 절단 칩의 길이 방향의 마진을 관찰하기 위해서, 절단 칩의 L-T면의 중앙부를 파괴 절단하는 방법을 사용하였으나, 이 경우 절단 칩의 파괴로 인한 손실이 발생할 수 있다.
본 실시 예에 따르면, 더미 전극(141)은 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(5, 6) 중 가까운 쪽의 일면을 통해 노출될 수 있다.
이때, 더미 전극(141)의 노출된 부분 중 세라믹 바디(110)의 길이 방향으로 내측 단부에 해당하는 부분이 제1 및 제2 용량부(121a, 122a)의 길이 방향의 단부와 동일 선상에 위치할 수 있다.
이 경우, 더미 전극(141)의 세라믹 바디(110)의 제5 또는 제6 면(5, 6)을 통해 노출된 부분은 세라믹 바디(110)의 길이 방향 마진(Li)의 인덱스(index) 역할을 하게 된다.
따라서, 더미 전극(141)의 세라믹 바디(110)의 제5 또는 제6(5, 6)면을 통해 노출된 부분을 통해 절단 칩에서 L-T면의 중앙부를 파괴하지 않은 상태로 적층 세라믹 전자 부품(100)의 길이 방향의 마진을 육안 또는 화상을 통해 용이하게 확인할 수 있다.
또한, 상기의 구조로 인해, 종래의 파괴 절단하지 않은 칩이 선별이 이루어지지 않은 상태로 소성, 외부 전극 형성 및 도금 등의 후 공정을 거친 후, 전기적 특성에 따라 선별되어 불량 칩인 경우 폐기되던 문제점을 해소하여 생산성을 높일 수 있다.
한편, 본 실시 형태에서는 더미 전극(141)이 한 유전체층(111)의 4개의 모서리 부근에 모두 배치된 것으로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 더미 전극(141)은 필요시 제1 또는 제2 리드부(121b, 122b)와 인접된 부분에만 1개 또는 2개를 배치하여 구성할 수 있다.
또한, 더미 전극(141)은 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(3, 4) 중 가까운 쪽의 일면을 통해 노출될 수 있다.
이때, 더미 전극(141)의 노출된 부분 중 세라믹 바디(110)의 폭 방향으로 내측 단부에 해당하는 부분이 제1 및 제2 용량부(121a, 122a)의 폭 방향의 단부와 동일 선상에 위치할 수 있다.
이 경우, 더미 전극(141)의 세라믹 바디(110)의 제3 또는 제4 면(3, 4)을 통해 노출된 부분은 세라믹 바디(110)의 폭 방향 마진(Wi)의 인덱스(index) 역할을 하게 된다.
본 실시 형태에서, 더미 전극(141)은 사각형 형상으로 형성형성한 후 그 중에서 세라믹 바디(110)내에 위치하는 모서리와 세라믹 바디(110)의 모서리에 위치하는 모서리 중 하나 또는 둘 다를 모따기 한 것과 유사한 구성을 가진다.
즉, 더미 전극(141)은 육각형 형상을 가지며, 일변이 세라믹 바디(110)의 길이 방향의 일면을 통해 노출되고, 다른 일변이 세라믹 바디(110)의 폭 방향의 일면을 통해 각각 노출되도록 형성될 수 있다.
변형 예
도 6은 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 다른 실시 예를 도시한 평면도이다.
도 6을 참조하면, 본 실시 형태의 더미 전극(142)은 사각형 형상이며, 더미 전극(142)의 일변이 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(5, 6) 중 가까운 쪽의 일면을 통해 노출되도록 형성될 수 있다. 더미 전극(142)의 노출된 변의 길이 방향(L)으로 내측 단부는 제1 및 제2 용량부(121a, 122a)의 길이 방향의 단부와 동일 선상에 위치하여 길이 방향 마진(Li)의 인덱스 역할을 할 수 있다.
이때, 더미 전극(142)은 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(3, 4)으로는 노출되지 않게 배치될 수 있으며, 또한 더미 전극(142)의 노출되는 반대쪽 변은 제1 및 제2 내부 전극(121, 122)과 이격되게 배치된다.
도 7은 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 사시도이고, 도 8은 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 평면도이다.
도 7 및 도 8을 참조하면, 본 실시 형태의 더미 전극(144)은 사각형 형상이며, 더미 전극(144)에서 서로 연결된 두 변이 세라믹 바디(110)의 가까운 모서리를 통해 노출되도록 형성될 수 있다.
이때, 더미 전극(144)에서 길이 방향(L)의 길이는 제1 및 제2 리드부(121b, 122b)의 길이보다 짧게 하여 더미 전극(144)이 제1 및 제2 내부 전극(121, 122)에 접촉되지 않도록 하고, 더미 전극(144)에서 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(3, 4)으로 노출된 부분의 폭은 제1 및 제2 용량부(121a, 122a)의 폭 방향의 단부와 동일 선상에 위치하도록 하여 세라믹 바디(110)의 폭 방향 마진(Wi)의 인덱스 역할을 할 수 있다.
이때, 도 9에 도시된 바와 같이, 더미 전극(145)에서 세라믹 바디(110) 내에 위치하는 모서리는 모따기(chamfering)되어 경사면을 갖도록 형성될 수 있다.
이 경우, 더미 전극(145)에서 길이 방향(L)의 길이를 제1 및 제2 리드부(121b, 122b)의 길이와 같게 하여 더미 전극(145)이 세라믹 바디(110)의 길이 방향 마진(Li)의 인덱스 역할을 할 수 있다.
또한, 더미 전극(145)에서 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(3, 4)으로 노출된 부분의 폭은 제1 및 제2 용량부(121a, 122a)의 폭 방향의 단부와 동일 선상에 위치하도록 하여 세라믹 바디(110)의 폭 방향 마진(Wi)의 인덱스 역할을 할 수 있다.
또한, 도 10 및 11에 도시된 바와 같이, 더미 전극(146)은 세라믹 바디(110)의 모서리에 위치하는 모서리가 모따기 되어 홈부를 갖도록 형성될 수 있다.
이때, 도 12에 도시된 바와 같이, 더미 전극(150)은 필요시 세라믹 바디(110)의 모서리에 위치하는 모서리를 경사면을 갖도록 모따기 하여 형성할 수 있다.
도 13은 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 평면도이다.
도 13을 참조하면, 본 실시 형태의 더미 전극(147)은 삼각형 형상이며, 삼각형의 장변에서 양단에 위치하는 두 꼭지점이 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(3, 4) 중 가까운 일면 및 폭 방향의 제5 및 제6 면(5, 6) 중 가까운 일면을 통해 각각 노출되도록 형성될 수 있다.
도 14 및 도 15는 본 발명에 따른 적층 세라믹 전자 부품의 더미 전극의 또 다른 실시 예를 도시한 평면도이다.
도 14를 참조하면, 더미 전극(148)은 다각형이며, 세라믹 바디(110)의 길이 방향의 일면 및 폭 방향의 일면을 통해 각각 노출되되, 길이 방향의 일면으로 노출되는 부분은 변을 이루며, 폭 방향의 일면으로 노출되는 부분은 점을 이루도록 구성할 수 있다.
이때, 더미 전극은 필요시 이와 반대로 길이 방향의 일면으로 노출되는 부분은 점을 이루며, 폭 방향의 일면으로 노출되는 부분은 변을 이루도록 구성할 수 있다.
또한, 도 15에 도시된 바와 같이, 더미 전극(149)은 세라믹 바디(110)의 내부에 위치하는 모서리가 모따기된 형태로 형성될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 전자 부품
110 ; 세라믹 바디
111 ; 유전체층
112, 113 ; 상부 및 하부 커버층
121, 122 ; 제1 및 제2 내부 전극
121a, 122a ; 제1 및 제2 용량부
121b, 122b ; 제1 및 제2 리드부
131, 132 ; 제1 및 제2 외부 전극
141-150 ; 더미 전극

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 세라믹 바디의 두께 방향으로 적층되는 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 대향되게 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 내부 전극은 제1 용량부 및 상기 제1 용량부에서 세라믹 바디의 길이 방향의 일면을 통해 노출되도록 연장되고 상기 제1 용량부에 비해 좁은 폭을 갖는 제1 리드부를 포함하고, 상기 제2 내부 전극은 상기 제1 용량부와 세라믹 바디의 두께 방향으로 오버랩되는 제2 용량부 및 상기 제2 용량부에서 세라믹 바디의 길이 방향의 타면을 통해 노출되도록 연장되고 상기 제2 용량부에 비해 좁은 폭을 갖는 제2 리드부를 포함하는 세라믹 바디;
    상기 세라믹 바디의 길이 방향의 일 단부에 상기 제1 리드부와 접속되게 배치되는 제1 외부 전극 및 상기 세라믹 바디의 길이 방향의 타 단부에 상기 제2 리드부와 접속되게 배치되는 제2 외부 전극;
    상기 제1 내부 전극이 배치된 유전체층에서 상기 제1 리드부와 폭 방향으로 대응하는 위치에 상기 제1 내부 전극과 이격되고 세라믹 바디의 폭 방향의 양 면 중 한 면과 길이 방향의 일면을 통해 노출되도록 배치되는 제1 더미 전극; 및
    상기 제2 내부 전극이 배치된 유전체층에서 상기 제2 리드부와 폭 방향으로 대응되는 위치에 상기 제2 내부 전극과 이격되고 세라믹 바디의 폭 방향의 양면 중 한 면과 길이 방향의 타면을 통해 배치되는 제2 더미 전극; 을 포함하고,
    상기 제1 및 제2 더미 전극은 상기 세라믹 바디의 코너에 위치하는 부분에 홈부가 형성되고,
    상기 제1 더미 전극은 상기 세라믹 바디 내에 위치하는 모서리가 제1 내부 전극으로부터 이격되도록 경사면을 가지고, 상기 제2 더미 전극은 상기 세라믹 바디 내에 위치하는 모서리가 제2 내부 전극으로부터 이격되도록 경사면을 가지는 적층 세라믹 전자 부품.
  5. 제4항에 있어서,
    상기 제1 내부 전극은, 상기 제1 용량부와 상기 제1 리드부를 연결하며 테이퍼지게 형성된 제1 연결부를 더 포함하고,
    상기 제2 내부 전극은, 상기 제2 용량부와 상기 제2 리드부를 연결하며 테이퍼지게 형성된 제2 연결부를 더 포함하는 적층 세라믹 전자 부품.
  6. 삭제
  7. 제4항에 있어서,
    상기 제1 및 제2 더미 전극의 노출된 부분 중 상기 세라믹 바디의 길이 방향으로 내측 단부가 상기 제1 및 제2 용량부의 길이 방향의 단부와 각각 동일 선상에 위치하는 적층 세라믹 전자 부품.
  8. 삭제
  9. 제4항에 있어서,
    상기 제1 및 제2 더미 전극의 노출된 부분 중 상기 세라믹 바디의 폭 방향으로 내측 단부가 상기 제1 및 제2 용량부의 폭 방향의 단부와 각각 동일 선상에 위치하는 적층 세라믹 전자 부품.
  10. 삭제
  11. 제4항에 있어서,
    상기 제1 및 제2 더미 전극은 육각형상이며, 상기 제1 더미 전극은 일변이 상기 세라믹 바디의 길이 방향의 일면을 통해 노출되고 다른 일변이 상기 세라믹 바디의 폭 방향의 일면을 통해 노출되고, 상기 제2 더미 전극은 일변이 상기 세라믹 바디의 길이 방향의 타면을 통해 노출되고, 다른 일변이 상기 세라믹 바디의 폭 방향의 일면을 통해 노출되는 적층 세라믹 전자 부품.
  12. 삭제
  13. 삭제
  14. 제4항에 있어서,
    상기 제1 및 제2 더미 전극은 사각형이며, 상기 세라믹 바디 내에 위치하는 모서리가 각각 모따기(chamfering)되는 적층 세라믹 전자 부품.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제4항에 있어서,
    상기 제1 및 제2 더미 전극이 다각형인 적층 세라믹 전자 부품.
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