KR102380837B1 - 적층 세라믹 커패시터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예는 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 및 상기 바디의 일면에 배치되며, 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극; 을 포함하며, 상기 바디는 상기 제1 내부 전극의 폭 방향 일부 측면에 상기 제1 내부 전극과 이격되어 형성된 제1 더미 패턴을 포함하고, 상기 제1 더미 패턴은 상기 제2 내부 전극과 일부 오버랩 되도록 적층되어 있는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그의 제조 방법{MULTILAYER CERAMIC CAPACITOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 적층 세라믹 커패시터 및 그의 제조 방법에 관한 것이다.
커패시터는 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 직류 전압을 인가한 경우에는 전기가 축전되면서 커패시터 내부에 전류가 흐르지만, 축적이 완료되면 전류가 흐르지 않게 된다. 한편, 교류 전압을 인가한 경우, 전극의 극성이 교변하면서 교류 전류가 계속 흐르게 된다.
이러한 커패시터는 전극간에 구비되는 절연체의 종류에 따라서, 알루미늄으로 전극을 구성하고 상기 알루미늄 전극 사이에 얇은 산화막을 구비하는 알루미늄 전해 커패시터, 전극 재료로 탄탈륨을 사용하는 탄탈륨 커패시터, 전극 사이에 티타늄 바륨과 같은 고유전율의 유전체를 사용하는 세라믹 커패시터, 전극 사이에 구비되는 유전체로 고유전율계 세라믹을 다층 구조로 사용하는 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 전극 사이의 유전체로 폴리스티렌 필름을 사용하는 필름 커패시터 등 여러 종류로 구분될 수 있다.
이 중에서 적층 세라믹 커패시터는 온도 특성 및 주파수 특성이 우수하고 소형으로 구현 가능하다는 장점을 가지고 있어 최근 고주파 회로 등 다양한 분야에서 많이 응용되고 있다.
종래 기술에 따른 적층 세라믹 커패시터는 복수개의 유전체 시트가 적층되어 적층체를 형성하며, 상기 적층체 외부에 서로 다른 극성을 갖는 외부 전극이 형성되고, 상기 적층체의 내부에 교대로 적층된 내부 전극이 상기 각각의 외부 전극에 전기적으로 연결될 수 있다.
적층 세라믹 커패시터의 적층 수가 증가함에 따라서, 내부 전극과 유전체층의 두께 차이에 의한 단차가 증가한다. 이러한 단차는 바디를 압착하는 치밀화 공정에서 유전체층의 횡방향 연신으로 인해 전극 끝단부의 휨 현상이 발생하게 된다.
즉, 내부 전극의 끝단은 단차를 채우기 위해 휘어지며, 마진부는 커버의 함몰과 마진폭의 감소에 의해 단차로 인한 빈 공간을 제거하게 된다. 단차로 인한 빈공간이 제거됨에 따라 감소하는 마진폭만큼 용량층도 연신하게 된다. 이와 같은 내부 전극의 구조적인 불규칙 연신에 의해 적층 세라믹 커패시터의 항복 전압(BDV, Break Down Voltage)이 낮아지며, 내전압 특성 등의 신뢰성이 감소하게 된다.
한편, 내부 전극의 끝단부의 휨 현상을 방지하기 위하여, 마진부에 별도의 유전체층 또는 더미 전극 패턴을 추가로 인쇄하는 방법 등이 개발되었으나, 별도의 공정을 거쳐야 하므로 생산성이 떨어지며, 마진부에 정확하게 인쇄하기 어렵고, 내부 전극의 끝단부의 휨 현상을 완벽히 방지하기는 어려운 문제점이 있었다.
한국 공개특허공보 제2015-0096909호
본 발명의 일 목적 중 하나는, 적층 세라믹 커패시터의 내부 전극 구조를 변형시키고, 더미 패턴을 형성함으로써, 내부 전극의 끝단부의 휨 현상을 방지하여 항복 전압(BDV, Break Down Voltage)이 향상된 적층 세라믹 커패시터 및 그 제조방법을 제공하고자 한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명의 일 측면은 일 예를 통하여 신규한 구조의 적층 세라믹 커패시터를 제안하고자 하며, 구체적으로, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 및 상기 바디의 일면에 배치되며, 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극; 을 포함하며, 상기 바디는 상기 제1 내부 전극의 폭 방향 일부 측면에 상기 제1 내부 전극과 이격되어 형성된 제1 더미 패턴을 포함하고, 상기 제1 더미 패턴은 상기 제2 내부 전극과 일부 오버랩 되도록 적층되어 있다.
상술한 과제를 해결하기 위한 방법으로, 본 발명의 다른 일 측면은 상술한 신규한 구조의 적층 세라믹 커패시터를 효율적으로 제조할 수 있는 방법을 제안하고자 하며, 구체적으로, 본 발명의 다른 일 측면에 따른 적층 세라믹 커패시터의 제조 방법은 유전체층을 포함하는 세라믹 그린 시트 상에 도전성 금속 페이스트를 인쇄하여 제1 및 제2 내부 전극, 상기 제1 내부 전극의 폭 방향 일부 측면에 상기 제1 내부 전극과 이격된 제1 더미 패턴을 동시에 형성하여 적층용 세라믹 그린 시트를 마련하는 단계; 상기 적층용 세라믹 그린시트를 복수 개 마련한 후, 유전체층을 사이에 두고 상기 제1 및 제2 내부 전극이 번갈아 배치되고, 상기 제1 더미 패턴이 상기 제2 내부 전극과 일부 오버랩 되도록 적층하여 적층체를 형성하는 단계; 상기 적층체를 압착 및 소성하고, 절단하여 바디를 마련하는 단계; 및 상기 바디에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극을 형성하는 단계;를 포함한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 적층 세라믹 커패시터의 내부 전극 구조를 변형시키고, 더미 패턴을 형성함으로써, 내부 전극의 끝단부의 휨 현상을 방지하여 적층 세라믹 커패시터의 항복 전압(BDV, Break Down Voltage)을 향상시킬 수 있다. 또한, 적층 세라믹 커패시터의 신뢰성 및 내전압 특성을 향상 시킬 수 있으며, 공정을 단순화하여 생산성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 3은 도 1 및 도 2의 적층 세라믹 커패시터의 제조에 이용되는 적층용 세라믹 그린시트를 개략적으로 도시한 것이다.
도 4는 종래의 적층 세라믹 커패시터의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 5는 도 4의 적층 세라믹 커패시터의 제조에 이용되는 적층용 세라믹 그린시트를 개략적으로 도시한 것이다.
도 6은 비교예의 적층 세라믹 커패시터의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 7은 도 6의 적층 세라믹 커패시터의 제조에 이용되는 적층용 세라믹 그린시트를 개략적으로 도시한 것이다.
도 8은 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 9는 도 8의 적층 세라믹 커패시터의 제조에 이용되는 적층용 세라믹 그린시트를 개략적으로 도시한 것이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 적층 세라믹 커패시터의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 11은 도 10의 적층 세라믹 커패시터의 제조에 이용되는 적층용 세라믹 그린시트를 개략적으로 도시한 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 정의될 수 있다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다. 도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다. 도 3은 도 1 및 도 2의 적층 세라믹 커패시터의 제조에 이용되는 적층용 세라믹 그린시트를 개략적으로 도시한 것이다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)에 대해 설명하도록 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 바디(110)와 바디(110)의 일면에 배치되며, 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극(141, 142)을 포함한다.
상기 바디(110)는 두께 방향(Z 방향)으로 서로 마주보는 제1 주면 및 제2 주면과, 폭 방향(Y 방향)으로 서로 마주보는 제1 측면 및 제2 측면과, 길이 방향(X 방향)으로 서로 마주보는 제1 단면 및 제2 단면을 가진다.
예를 들어, 도 1 과 같이, 제1 및 제2 외부 전극(141, 142)은 바디(110)의 제1 및 제2 단면에 각각 형성되며, 인접하는 제1 및 제2 주면과 제1 및 제2 측면의 일부까지 연장될 수 있으나, 이에 제한되는 것은 아니다.
여기서, 제1 및 제2 외부 전극(141, 142)이 제1 및 제2 단면으로부터 인접하는 면으로 연장되는 부분을 밴드부라고 정의할 수 있다.
도 2를 참조하면, 바디(110)는 유전체층(111)과 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치된 제1 내부 전극(121)과 제2 내부 전극(122)을 포함한다.
바디(110)는 복수의 유전체층(111)을 두께(Z) 방향으로 적층한 다음 소성하여 형성되며, 이러한 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향을 따라 바디(110)의 길이 방향(X 방향)의 제1, 제2 단면으로 번갈아 노출되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
제1 및 제2 내부 전극(121, 122)은 바디(110)의 길이 방향(X 방향)의 제1 및 제2 단면으로 교대로 노출됨으로써, 바디(110)의 외측에 배치되는 제1 및 제2 외부 전극(141, 142)과 각각 연결된다.
제1 및 제2 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금의 도전성 금속을 포함할 수 있다.
바디(110)의 상부 및 하부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버부(112, 113)를 포함할 수 있다. 커버부(112, 113)는 외부 충격에 대해 적층 세라믹 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.
도 4는 종래의 적층 세라믹 커패시터(200)의 I-I`의 단면도를 개략적으로 도시한 것이다. 도 5는 도 4의 적층 세라믹 커패시터(200)의 제조에 이용되는 적층용 세라믹 그린시트를 개략적으로 도시한 것이다. 도 6은 비교예의 적층 세라믹 커패시터(300)의 I-I`의 단면도를 개략적으로 도시한 것이다. 도 7은 도 6의 적층 세라믹 커패시터(300)의 제조에 이용되는 적층용 세라믹 그린시트를 개략적으로 도시한 것이다.
도 4 및 도 5를 참조하면, 종래에는 적층 세라믹 커패시터(200)의 적층 수가 증가함에 따라서, 내부 전극(221, 222)과 유전체층(211)의 두께 차이에 의한 단차가 증가하고, 이러한 단차는 바디를 압착하는 치밀화 공정에서 유전체층의 횡방향 연신으로 인해 내부 전극 끝단부의 휨 현상(B)이 발생하게 된다.
이러한 전극 끝단부의 휨 현상(B)에 따라 전극 끝단부에 전계가 집중되어 열화 발생 확률이 증가하고, BDV(Break Down Voltage) 값이 낮아지며 내전압 특성이 열위해진다.
또한, 도 6 및 도 7을 참조하면, 내부 전극의 끝단부의 휨 현상을 방지하기 위하여 마진부에 별도의 더미 전극 패턴(331, 332)을 추가로 형성한 적층 세라믹 커패시터(300)의 경우에도, 바디를 압착하는 치밀화 공정에서 내부 전극(321, 322)과 더미 전극 패턴 사이(331, 332)로 유전체층이 밀려 들어오기 때문에 내부 전극(321, 322) 끝단부의 휨 현상(C)이 발생하는 것을 완전히 억제할 수 없을 뿐만 아니라, 별도의 더미 전극 패턴(331, 332)을 형성하는 과정을 거쳐야 하므로 생산성이 떨어지는 문제점도 발생한다.
하지만, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)의 바디(110)는 제1 내부 전극(121)의 폭 방향 일부 측면에 제1 내부 전극(121)과 이격되어 형성된 제1 더미 패턴(131)을 포함하고, 제1 더미 패턴(131)은 제2 내부 전극(122)과 일부 오버랩 되도록 적층되어 있어 BDV(Break Down Voltage) 값이 높고 내전압 특성이 우수하다.
제1 더미 패턴(131)은 내부 전극과 유전체층의 두께 차이에 의한 단차를 저감시킨다. 또한, 제1 더미 패턴(131)은 제2 내부 전극(122)과 오버랩 되도록 적층되어, 바디(110)를 압착하는 치밀화 공정에서 제1 더미 패턴(131)과 제1 내부 전극(121)이 이격된 공간으로 유전체층이 밀려 들어오는 것을 제2 내부 전극(122)이 방지함으로써 도 2의 A에 도시된 바와 같이, 제1 내부 전극(121) 끝단부의 휨 현상이 발생하는 것을 억제할 수 있다. 즉, 제2 내부 전극(122)이 밀려 들어오는 유전체층을 받치는 역할을 함으로써, 제1 내부 전극(121) 끝단부의 휨 현상이 발생하는 것을 최대한 억제할 수 있는 것이다.
이때, 제1 더미 패턴(131)이 제2 내부 전극(122)과 오버랩 되도록 적층될 수 있도록, 제1 내부 전극(121)의 폭 방향 끝단과 상기 제2 내부 전극(122)의 폭 방향 끝단은 서로 어긋나게 배치되거나, 제1 내부 전극(121)과 제2 내부 전극(122)의 폭이 서로 상이할 수 있다.
또한, 제1 더미 패턴(131)은 상기 제1 및 제2 내부 전극(122)과 동일한 물질로 이루어질 수 있다. 제1 및 제2 내부 전극(122) 인쇄시 사용하는 도전성 페이스트를 이용하여 제1 및 제2 내부 전극(122)과 제1 더미 패턴(131)을 동시에 인쇄하여, 별도의 공정이 필요 없도록 하기 위함이다.
또한, 제1 더미 패턴(131)을 폭 방향 양 측면에 형성하여 제1 내부 전극(121)의 양 끝단부의 휨 현상이 발생하는 것을 억제할 수 있다.
또한, 제1 더미 패턴(131)은 제1 내부 전극(121)과 이격되어 형성될 뿐만 아니라, 제1 및 제2 외부 전극과 연결되어 있지 않다. 즉, 기본적으로 제1 더미 패턴(131)은 절연되어 있다. 이에 따라, 압착시 휘어져 제2 내부 전극(122)과 연결되는 경우를 가정하더라도 내전압 특성에 영향을 미치지 않는다.
도 8은 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터(400)의 I-I`의 단면도를 개략적으로 도시한 것이다. 도 9는 도 8의 적층 세라믹 커패시터(400)의 제조에 이용되는 적층용 세라믹 그린시트를 개략적으로 도시한 것이다.
도 8 및 도 9를 참조하면, 바디(410)는 제2 내부 전극(422)의 폭 방향 일부 측면에 상기 제2 내부 전극(422)과 이격되어 형성된 제2 더미 패턴(432)을 추가로 포함할 수 있다.
제2 더미 패턴(432)은 상기 제1 내부 전극(421)과 일부 오버랩 되도록 적층됨으로써 바디를 압착하는 치밀화 공정에서 제2 더미 패턴(432)과 제2 내부 전극(422)이 이격된 공간으로 유전체층이 밀려 들어오는 것을 제1 내부 전극(421)이 방지함으로써 제2 내부 전극(422) 끝단부의 휨 현상이 발생하는 것을 억제할 수 있다.
제1 및 제2 더미 패턴(431, 432)은 제1 및 제2 외부 전극과 연결되어 있지 않을 수 있다. 즉, 기본적으로 제1 및 제2 더미 패턴(431, 432)은 절연되어 있다. 이에 따라, 압착시 휘어져 제1 더미 패턴(431)과 제2 내부 전극(422)이 연결되거나, 제2 더미 패턴(432)과 제1 내부 전극(421)이 연결되더라도 내전압 특성에 영향을 미치지 않는다.
도 7에 도시된 바와 같이, 제1 더미 패턴(431)은 폭 방향 일 측면에만 형성되어 있고, 제2 더미 패턴(432)은 폭 방향 타 측면에만 형성될 수 있으며, 제1 및 제2 내부 전극(421, 422)의 폭은 서로 동일할 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 적층 세라믹 커패시터(500)의 I-I`의 단면도를 개략적으로 도시한 것이다. 도 11은 도 10의 적층 세라믹 커패시터의 제조에 이용되는 적층용 세라믹 그린시트를 개략적으로 도시한 것이다.
도 10 및 도 11을 참조하면, 발명의 또 다른 일 실시예에 따른 적층 세라믹 커패시터(500)는 제1 및 제2 내부 전극(521, 522)의 폭이 상이하며, 제1 및 제2 내부 전극(521, 522)의 끝단이 어긋나도록 배치하고, 제1 내부 전극(521)의 폭 방향 양 측면에 제1 더미 패턴(531), 제2 내부 전극(522)의 폭 방향 양 측면에 제2 더미 패턴(532)을 형성할 수 있다.
제2 더미 패턴(532)은 상기 제1 내부 전극(521)과 일부 오버랩 되도록 적층됨으로써 바디를 압착하는 치밀화 공정에서 제2 더미 패턴(532)과 제2 내부 전극(522)이 이격된 공간으로 유전체층이 밀려 들어오는 것을 제1 내부 전극(521)이 방지할 수 있으며, 제1 더미 패턴(531)은 제2 더미 패턴(532)과 일부 오버랩 되도록 적층됨으로써 바디를 압착하는 치밀화 공정에서 제1 더미 패턴(531)과 제1 내부 전극(521)이 이격된 공간으로 유전체층이 밀려 들어오는 것을 제2 더미 패턴(532)이 방지할 수 있다.
적층 세라믹 커패시터의 제조 방법
본 발명의 다른 일 측면에 따른 적층 세라믹 커패시터의 제조 방법은 유전체층을 포함하는 세라믹 그린 시트 상에 도전성 금속 페이스트를 인쇄하여 제1 및 제2 내부 전극, 상기 제1 내부 전극의 폭 방향 일부 측면에 상기 제 1 내부 전극과 이격된 제1 더미 패턴을 동시에 형성하여 적층용 세라믹 그린 시트를 마련하는 단계; 상기 적층용 세라믹 그린시트를 복수 개 마련한 후, 유전체층을 사이에 두고 제1 및 제2 내부 전극이 번갈아 배치되고, 상기 제1 더미 패턴이 상기 제2 내부 전극과 일부 오버랩 되도록 적층하여 적층체를 형성하는 단계; 상기 적층체를 압착 및 소성하고, 절단하여 바디를 마련하는 단계; 및 상기 바디에 상기 제1 및 제2 내부전극과 각각 전기적으로 연결되는 제1 및 제2 외부전극을 형성하는 단계;를 포함한다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 유전체층을 포함하는 세라믹 그린 시트를 마련한다.
상기 유전체층을 포함하는 세라믹 그린 시트는 티탄산바륨(BaTiO3) 등의 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법을 통해 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 금속을 포함하는 도전성 페이스트를 마련할 수 있다. 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 합금일 수 있으며, 입자 평균 크기가 0.1 내지 0.2 ㎛일 수 있고, 40 내지 50 중량%의 도전성 금속을 포함하는 내부 전극용 도전성 페이스트를 마련할 수 있다.
상기 유전체층을 포함하는 세라믹 그린 시트 상에 상기 도전성 페이스트를 인쇄 공법 등으로 도포하여 제1 및 제2 내부 전극, 상기 제1 내부 전극의 폭 방향 일부 측면에 상기 제 1 내부 전극과 이격된 제1 더미 패턴을 동시에 형성함으로써 적층용 세라믹 그린 시트를 마련할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 도전성 금속 페이스트 인쇄시, 제2 내부 전극의 폭 방향 일부 측면에 제2 내부 전극과 이격된 제2 더미 패턴도 추가로 형성할 수 있다.
다음으로, 상기 적층용 세라믹 그린시트를 복수 개 마련한 후, 유전체층을 사이에 두고 제1 및 제2 내부 전극이 번갈아 배치되고, 제1 더미 패턴이 제2 내부 전극과 일부 오버랩 되도록 적층하여 적층체를 형성한다. 이때, 제2 더미 패턴이 형성된 경우에는 제2 더미 패턴이 제1 내부 전극과 일부 오버랩 되도록 적층할 수 있다.
한편, 적층용 세라믹 그린 시트의 적층 수는 적층 세라믹 커패시터의 용량에 따라 조절할 수 있다.
또한, 적층체의 상부 및 하부에 내부 전극 패턴이 인쇄되지 않은 세라믹 시트를 적층하여 커버부를 형성할 수 있다.
다음으로, 적층체를 압착 및 소성하고, 절단하여 바디를 마련한다.
다음으로, 바디의 일면에 제1 및 제2 내부전극과 각각 전기적으로 연결되는 제1 및 제2 외부전극을 형성한다.
제1 및 제2 외부 전극은 바디의 일면에 도전성 페이스트를 도포하거나, 스퍼터링(sputtering) 공법, CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 스핀 코팅(spin coating), ALD(Atomic Layer Deposition), PLD(Pulsed Laser Deposition) 등의 박막 공법, 또는 무전해 도금 공법을 수행하여 형성할 수 있으나, 이에 제한되는 것 아니다.
또한, 필요에 따라 제1 및 제2 외부 전극 상에 도금층을 형성할 수 있으나, 이에 제한되는 것은 아니다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
112, 113: 커버층
121, 122: 내부 전극
131, 132: 더미 패턴
141, 142: 외부 전극

Claims (18)

  1. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 및
    상기 바디의 일면에 배치되며, 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극; 을 포함하며,
    상기 바디는 상기 제1 내부 전극의 폭 방향 일부 측면에 상기 제1 내부 전극과 이격되어 배치된 제1 더미 패턴을 포함하고,
    상기 제1 더미 패턴은 상기 제2 내부 전극과 일부 오버랩 되도록 적층되어 있고,
    상기 제1 더미 패턴은 상기 바디의 폭 방향 양 측면과 이격되어 배치되는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 내부 전극의 폭 방향 끝단과 상기 제2 내부 전극의 폭 방향 끝단은 서로 어긋나게 배치된 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 더미 패턴은 상기 제1 및 제2 내부 전극과 동일한 물질을 포함하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 더미 패턴은 상기 제1 내부 전극의 폭 방향 양 측면에 배치되어 있는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 내부 전극과 상기 제2 내부 전극의 폭은 서로 상이한 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 더미 패턴은 상기 제1 및 제2 외부 전극과 연결되어 있지 않은 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 바디는 상기 제2 내부 전극의 폭 방향 일부 측면에 상기 제2 내부 전극과 이격되어 배치된 제2 더미 패턴을 추가로 포함하는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 제2 더미 패턴은 상기 제1 내부 전극과 일부 오버랩 되도록 적층되어 있는 적층 세라믹 커패시터.
  9. 제7항에 있어서,
    상기 제1 및 제2 더미 패턴은 상기 제1 및 제2 외부 전극과 연결되어 있지 않은 적층 세라믹 커패시터.
  10. 제7항에 있어서,
    상기 제1 더미 패턴은 폭 방향 일 측면에만 배치되어 있고, 상기 제2 더미 패턴은 폭 방향 타 측면에만 배치되어 있는 적층 세라믹 커패시터.
  11. 제10항에 있어서,
    상기 제1 내부 전극과 상기 제2 내부 전극의 폭은 서로 동일한 적층 세라믹 커패시터.
  12. 유전체층을 포함하는 세라믹 그린 시트 상에 도전성 금속 페이스트를 인쇄하여 제1 및 제2 내부 전극, 상기 제1 내부 전극의 폭 방향 일부 측면에 상기 제 1 내부 전극과 이격된 제1 더미 패턴을 동시에 형성하여 적층용 세라믹 그린 시트를 마련하는 단계;
    상기 적층용 세라믹 그린시트를 복수 개 마련한 후, 유전체층을 사이에 두고 제1 및 제2 내부 전극이 번갈아 배치되고, 상기 제1 더미 패턴이 상기 제2 내부 전극과 일부 오버랩 되도록 적층하여 적층체를 형성하는 단계;
    상기 적층체를 압착 및 소성하고, 절단하여 바디를 마련하는 단계; 및
    상기 바디의 일면에 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극을 형성하는 단계;를 포함하고,
    상기 제1 더미 패턴은 상기 바디의 폭 방향 양측면과 이격되어 배치되는 적층 세라믹 커패시터의 제조방법.
  13. 제12항에 있어서,
    상기 적층체를 형성하는 단계는 상기 제1 내부 전극의 폭 방향 끝단과 상기 제2 내부 전극의 폭 방향 끝단이 서로 어긋나게 배치되도록 적층하여 행하는 적층 세라믹 커패시터의 제조방법.
  14. 제12항에 있어서,
    상기 적층용 세라믹 그린 시트를 마련하는 단계는 상기 도전성 금속 페이스트 인쇄시, 상기 제2 내부 전극의 폭 방향 일부 측면에 상기 제2 내부 전극과 이격된 제2 더미 패턴을 추가로 형성하여 행하는 적층 세라믹 커패시터의 제조방법.
  15. 제14항에 있어서,
    상기 적층체를 형성하는 단계는 상기 제2 더미 패턴이 상기 제1 내부 전극과 일부 오버랩 되도록 적층하여 행하는 적층 세라믹 커패시터의 제조방법.
  16. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 바디의 길이 방향 양 단면에 서로 마주보도록 배치되는 적층 세라믹 커패시터.
  17. 제1항에 있어서,
    상기 제1 더미 패턴 및 제1 내부 전극은 상기 제1 외부 전극과 연결되는 적층 세라믹 커패시터.
  18. 제1항에 있어서,
    상기 제1 더미 패턴은 상기 제1 및 제2 외부 전극과 절연되어 있는 적층 세라믹 커패시터.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102620520B1 (ko) * 2019-06-26 2024-01-03 삼성전기주식회사 적층 세라믹 전자부품
CN112242245A (zh) * 2019-07-16 2021-01-19 太阳诱电株式会社 层叠陶瓷电子部件和层叠陶瓷电子部件的制造方法
KR20190116140A (ko) 2019-07-24 2019-10-14 삼성전기주식회사 적층 세라믹 커패시터
US11715602B2 (en) 2019-08-02 2023-08-01 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component
JP7484046B2 (ja) * 2019-12-03 2024-05-16 太陽誘電株式会社 セラミック電子部品およびその製造方法
CN111834126B (zh) * 2020-06-12 2022-05-31 深圳三环电子有限公司 一种多层陶瓷电容器及其制备方法
KR20220037728A (ko) * 2020-09-18 2022-03-25 삼성전기주식회사 적층형 전자 부품
KR20220050485A (ko) * 2020-10-16 2022-04-25 삼성전기주식회사 적층형 커패시터
KR20220059779A (ko) * 2020-11-03 2022-05-10 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
JP2022114084A (ja) * 2021-01-26 2022-08-05 株式会社村田製作所 積層セラミックコンデンサ
JP2023009744A (ja) * 2021-07-08 2023-01-20 株式会社村田製作所 積層セラミックコンデンサ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002260949A (ja) * 2001-03-06 2002-09-13 Murata Mfg Co Ltd 積層セラミックコンデンサ
JP2004186345A (ja) 2002-12-02 2004-07-02 Kyocera Corp セラミック積層体の製法
CN101303935A (zh) * 2007-01-05 2008-11-12 阿维科斯公司 多层电子器件及其制备方法、低电感可控esr多层电容
JP2012156315A (ja) * 2011-01-26 2012-08-16 Murata Mfg Co Ltd 積層セラミック電子部品
KR20130047886A (ko) 2011-11-01 2013-05-09 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
KR101983128B1 (ko) * 2011-12-19 2019-05-29 삼성전기주식회사 적층 세라믹 전자 부품
KR101452126B1 (ko) * 2013-08-08 2014-10-16 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
KR102097328B1 (ko) 2014-02-17 2020-04-06 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
KR102236098B1 (ko) * 2015-02-16 2021-04-05 삼성전기주식회사 적층 세라믹 전자 부품

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