KR102078014B1 - 적층형 세라믹 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

적층형 세라믹 캐패시터 및 그 제조 방법이 개시된다. 복수의 유전체층이 적층된 세라믹체; 상기 유전체층과 교대로 적층되도록 상기 유전체층 상면에 형성되는 복수의 내부전극; 상기 내부전극과 전기적으로 연결되도록 상기 세라믹체 표면에 형성되는 외부전극; 및 상기 외부전극으로 유입되는 정전기로부터 상기 내부전극을 보호하기 위하여, 상기 복수의 유전체층 사이에 개재되는 정전기 보호층을 포함하는 적층형 세라믹 캐패시터 및 그 제조 방법이 제공된다.

Description

적층형 세라믹 캐패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND METHOD FOR THE SAME}
본 발명은 적층형 세라믹 캐패시터 및 그 제조 방법에 관한 것이다.
일반적으로 적층형 세라믹 캐패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터, 개인 휴대용 단말기(PDA) 등의 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 그 사용 용도 및 용량에 따라 다양한 크기 및 적층 형태를 취하고 있다.
전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께가 얇아지면서 적층수가 늘어나는 적층 세라믹 전자 부품들이 제조되고 있다.
본 발명의 배경기술은 대한민국 공개특허공보 제10-2012-0045373호(적층형 세라믹 캐패시터 및 이의 제조방법, 2012.05.29 공개)에 개시되어 있다.
본 발명의 목적은, 정전기 보호층이 내부에 형성되는 적층형 세라믹 캐패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 복수의 유전체층이 적층된 세라믹체; 상기 유전체층과 교대로 적층되도록 상기 유전체층 상면에 형성되는 복수의 내부전극; 상기 내부전극과 전기적으로 연결되도록 상기 세라믹체 표면에 형성되는 외부전극; 및 상기 외부전극으로 유입되는 정전기로부터 상기 내부전극을 보호하기 위하여, 상기 복수의 유전체층 사이에 개재되는 정전기 보호층을 포함하는 적층형 세라믹 캐패시터가 제공된다.
상기 정전기 보호층은, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 어느 하나를 포함할 수 있다.
상기 정전기 보호층은, 상기 내부전극에 접촉될 수 있다.
상기 유전체층에는 수용홈이 형성되고, 상기 내부전극은 상기 수용홈 내에 형성될 수 있다.
상기 수용홈의 깊이는 상기 내부전극의 두께와 동일하게 형성될 수 있다.
상기 정전기 보호층의 길이는 상기 내부전극의 길이보다 길게 형성될 수 있다.
상기 정전기 보호층은 상기 내부전극의 측면을 커버할 수 있다.
상기 내부전극과 상기 정전기 보호층 사이에는 유전시트가 개재될 수 있다.
상기 정전기 보호층은, 상기 세라믹체의 하부에 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 복수의 유전체층이 적층된 세라믹체; 상기 유전체층과 교대로 적층되도록 상기 유전체층 상에 형성되는 복수의 내부전극; 상기 내부전극과 전기적으로 연결되도록 상기 세라믹체 표면에 형성되는 외부전극; 및 상기 외부전극으로 유입되는 정전기로부터 상기 내부전극을 보호하기 위하여, 상기 내부전극을 둘러싸도록 상기 내부전극 표면에 형성되는 정전기 보호층을 포함하는 적층형 세라믹 캐패시터가 제공된다.
상기 정전기 보호층은, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 복수의 유전체층 및 정전기 보호층을 준비하는 단계; 상기 유전체층 상면에 내부전극을 인쇄하는 단계; 상기 유전체층 사이에 상기 정전기 보호층이 개재되도록 상기 유전체층과 상기 정전기 보호층을 적층하여 적층체를 형성하는 단계; 및 상기 적층체 표면에 상기 내부전극과 전기적으로 연결되는 외부전극을 형성하는 단계를 포함하는 적층형 세라믹 캐패시터 제조 방법이 제공된다.
상기 정전기 보호층은, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 어느 하나를 포함할 수 있다.
복수의 유전체층 및 정전기 보호층을 준비하는 단계는, 상기 유전체층에 수용홈을 형성하는 단계를 포함하고, 상기 내부전극을 인쇄하는 단계는, 상기 내부전극을 상기 수용홈에 인쇄하는 단계를 포함할 수 있다.
상기 내부전극을 인쇄하는 단계에서, 상기 내부전극의 두께는 상기 수용홈의 깊이와 동일하게 형성될 수 있다.
상기 적층체를 형성하는 단계에서, 상기 내부전극과 상기 정전기 보호층 사이에 유전시트를 개재시키는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 복수의 유전체층을 준비하는 단계; 전극 페이스트에 정전기 보호 물질을 혼합하여 혼합 페이스트를 제조하는 단계; 상기 유전체층 상에 상기 혼합 페이스트를 인쇄하여 내부전극을 형성하는 단계; 상기 유전체층을 적층하여 적층체를 형성하는 단계; 및 상기 정전기 보호 물질이 상기 내부전극의 표면층에 상기 내부전극을 정전기로부터 보호하는 정전기 보호층을 형성하도록, 상기 적층체를 소결하는 단계를 포함하는 적층형 세라믹 캐패시터 제조 방법이 제공된다.
상기 정전기 보호 물질은, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 어느 하나를 포함할 수 있다.
상기 적층체를 소결하는 단계 이후에, 상기 적층체 측면에 상기 내부전극과 전기적으로 연결되는 외부전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 적층형 세라믹 캐패시터가 정전기에 견디는 능력이 향상될 수 있다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 적층형 세라믹 캐패시터를 나타낸 도면.
도 5는 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터 제조 방법을 나타낸 순서도.
도 6은 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터 제조 방법을 나타낸 공정도.
도 7 및 도 8은 본 발명의 다른 실시예들에 따른 적층형 세라믹 캐패시터 제조 방법을 나타낸 공정도.
도 9는 본 발명의 또 다른 실시예에 따른 적층형 세라믹 캐패시터 제조 방법을 나타낸 순서도.
본 발명에 따른 적층형 세라믹 캐패시터 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1 은 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터를 나타낸 도면이고, 도 2 내지 도 4는 본 발명의 다른 실시예들에 따른 적층형 세라믹 캐패시터를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터(100)는, 세라믹체(110), 외부전극(140), 내부전극(120) 및 정전기 보호층(130)을 포함할 수 있다.
세라믹체(110)는 복수의 유전층이 적층되어 형성된다. 유전체층(111)은 티탄산바륨(BaTiO3)을 기반으로하는 재료에 첨가제를 혼합하여 시트 형상으로 제작한 것이다. 세라믹체(110)는 직육면체 형상을 가질 수 있다.
내부전극(120)은 세라믹체(110)의 유전체층(111) 상면에 형성되는 전극이다. 내부전극(120)은 제1 내부전극(121)과 제2 내부전극(122)을 포함할 수 있다. 제1 내부전극(121)과 제2 내부전극(122)은 서로 교대로 적층되며, 제1 내부전극(121)과 제2 내부전극(122)은 서로 다른 극을 가지게 된다. 제1 내부전극(121)은 세라믹체(110)의 일면으로 노출되고, 제2 내부전극(122)은 세라믹체(110)의 일면과 마주보는 타면으로 노출되도록 형성된다. 한편, 내부전극(120)은 유전체층(111)의 길이보다 짧게 형성된다.
외부전극(140)은 세라믹체(110)의 표면에 형성되는 전극으로, 세라믹체(110)의 측면에 형성될 수 있다. 외부전극(140)은 내부전극(120)과 전기적으로 연결된다. 외부전극(140)은 제1 외부전극(141)과 제2 외부전극(142)을 포함하고, 제1 외부전극(141)은 제1 내부전극(121)과 연결되며, 제2 외부전극(142)은 제2 내부전극(122)과 연결된다. 세라믹체(110)가 직육면체 형상을 가지는 경우, 제1 외부전극(141)은 세라믹체(110)의 일면에, 제2 외부전극(142)은 일면과 마주보는 타면에 형성될 수 있다.
정전기 보호층(130)은 복수의 유전체층(111) 사이에 개재되어, 외부전극(140)으로 유입되는 정전기로부터 내부전극(120)을 보호할 수 있다.
정전기 보호층(130)은, 정전기에 잘 견디는 특징을 가지는 층으로, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 어느 하나를 포함할 수 있다.
정전기 보호층(130)은, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 등의 산화물을 포함할 수 있다.
예를 들어, 정전기 보호층(130)은, 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 탄화규소(SiC) 등을 포함할 수 있다.
도 1을 참조하면, 정전기 보호층(130)은 유전체층(111)의 길이와 동일한 길이로 형성될 수 있다. 즉, 정전기 보호층(130)에 의하여, 제1 내부전극(121)과 제2 외부전극(142)은 서로 공간적으로 분리될 수 있다.
정전기 보호층(130)은 내부전극(120)과 접촉되게 형성될 수 있다. 이 경우, 유전체층(111)과 정전기 보호층(130) 사이에는 내부전극(120) 이외에 어떤 물질도 존재하지 않는다.
여기서, 유전체층(111)에는 수용홈(112)이 마련되고, 내부전극(120)은 수용홈(112) 내에 형성될 수 있다. 수용홈(112)의 깊이와 내부전극(120)의 두께는 동일하게 형성될 수 있다.
이에 의하면, 유전체층(111)과 내부전극(120)은 평평한 표면을 만들게 되며, 평평한 표면 상에 정전기 보호층(130)이 형성될 수 있다.
정전기 보호층(130)은 세라믹체(110)의 하부에 형성될 수 있다. 정전기에 의한 내부전극(120)의 손상은 세라믹체(110)의 하부에서 주로 일어나므로, 효율적인 공간 활용을 위하여 세라믹체(110)의 하부에 형성될 수 있다.
다만, 세라믹체(110)의 최하층에 위치하는 내부전극(120)에서부터 최상층에 위치하는 정전기 보호층(130)까지로 구획되는 단면적은, 캐패시터의 용량을 구현하는 유효 면적의 일정 이상이 되어야 한다. 예를 들어, 세라믹체(110)의 최하층에 위치하는 내부전극(120)에서부터 최상층에 위치하는 정전기 보호층(130)까지로 구획되는 단면적은 유효 면적의 3% 이상이 될 수 있다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른, 적층형 세라믹 캐패시터(100)에서, 정전기 보호층(130)은 내부전극(120)의 길이보다 길게 형성되고, 내부전극(120)의 측면을 커버할 수 있다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 따른, 적층형 세라믹 캐패시터(100)에서, 내부전극(120)과 정전기 보호층(130) 사이에는 유전시트(113)가 개재될 수 있다. 유전시트(113)는 상술한 유전체층(111)과 동일한 유전물질로 만들어질 수 있다. 이러한 유전시트(113)에 의하면, 정전기 보호층(130)은 내부전극(120)과 이격되게 형성될 수 있다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따른, 적층형 세라믹 캐패시터(100)에서는, 내부전극(120)이 유전체층(111) 상에 형성되고, 정전기 보호층(130)은 내부전극(120)을 둘러싸도록 내부전극(120) 표면에 형성될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 적층형 세라믹 캐패시터에 의하면, 내부전극과 인접하게 정전기 보호층이 형성됨으로써, 정전기에 강한 적층형 세라믹 캐패시터가 제공될 수 있다.
이상, 본 발명의 실시예들에 따른 적층형 세라믹 캐패시터에 대하여 설명하였다. 다음으로 본 발명의 실시예들에 따른 적층형 세라믹 캐패시터 제조 방법에 대하여 설명한다.
도 5는 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터 제조 방법을 나타낸 순서도이고, 도 6은 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터 제조 방법을 나타낸 공정도이고, 도 7 및 도 8은 본 발명의 다른 실시예들에 따른 적층형 세라믹 캐패시터 제조 방법을 나타낸 공정도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 적층형 세라믹 캐패시터 제조 방법은, 복수의 유전체층 및 정전기 보호층을 준비하는 단계(S110), 유전체층 상면에 내부전극을 인쇄하는 단계(S120), 유전체층 사이에 정전기 보호층이 개재되도록 적층체를 형성하는 단계(S130) 및 외부전극을 형성하는 단계(S140)를 포함할 수 있다.
도 6을 참조하면, 복수의 유전체층(111) 및 정전기 보호층(130)을 준비하는 단계(S110)는, 유전물질로 이루어진 복수의 유전체층(111)과 정전기 보호 물질로 이루어진 복수의 정전기 보호층(130)을 준비하는 단계이다.
정전기 보호층(130)은, 정전기에 잘 견디는 특징을 가지는 층으로, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 어느 하나를 포함할 수 있다.
정전기 보호층(130)은, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 등의 산화물을 포함할 수 있다.
예를 들어, 정전기 보호층(130)은, 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 탄화규소(SiC) 등을 포함할 수 있다.
본 실시예에서는 유전체층(111)에 수용홈(112)을 형성할 수 있다. 수용홈(112)은 유전체층(111) 일면 측으로 개구되는 형상일 수 있다.
유전체층(111) 상면에 내부전극(120)을 인쇄하는 단계(S120)는 유전체 상면에 전극 페이스트를 인쇄하여 내부전극(120)을 형성하는 단계이다. 내부전극(120)은 수용홈(112) 내에 형성될 수 있으며, 수용홈(112)의 깊이와 동일한 두께로 형성될 수 있다.
유전체층(111) 사이에 정전기 보호층(130)이 개재되도록 적층체를 형성하는 단계(S130)는, 유전체층(111)과 정전기 보호층(130)을 모두 적층하되, 유전체층(111) 사이에 정전기 보호층(130)이 개재되도록 하는 단계이다. 모두 적층된 결과물을 적층체라고 일컫을 수 있다. 적층체는 적층된 후에 압착될 수 있다.
외부전극(140)을 형성하는 단계(S140)는 적층체 표면에 내부전극(120)과 전기적으로 연결되는 외부전극(140)을 형성하는 단계이다. 외부전극(140)은 적층체 양측 표면에 형성될 수 있다.
한편, 도 7을 참조하면, 본 발명의 다른 실시예에 따른 적층형 세라믹 캐패시터(100) 제조 방법에서는, 유전체에 수용홈(112)이 형성되지 않고, 내부전극(120)이 유전체 상면에 형성된다. 적층체가 적층되는 경우, 적층체가 압착되면, 탄성을 가지는 정전기 보호층(130)은 유전체층(111) 표면과 맞닿게 된다. 여기서, 적층체의 양단의 두께는 중앙부의 두께보다 얇아질 수 있다.
또한, 도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 적층형 세라믹 캐패시터 제조 방법에서는, 적층체를 형성하는 단계(S130)에서, 내부전극(120)과 정전기 보호층(130) 사이에 유전시트(113)를 개재시키는 단계를 포함할 수 있다. 유전시트(113)는 유전체층(111)과 동일한 유전물질로 형성되는 시트일 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 적층형 세라믹 캐패시터 제조 방법을 나타낸 순서도이다.
도 9를 참조하면, 복수의 유전체층를 준비하는 단계(S210), 혼합 페이스트를 제조하는 단계(S220), 내부전극을 형성하는 단계(S230), 적층체를 형성하는 단계(S240), 적층체를 소결하는 단계(S250) 및 외부전극을 형성하는 단계(S260)를 포함할 수 있다.
복수의 유전체층(111)를 준비하는 단계(S210)는 유전물질로 이루어진 복수의 층을 준비하는 단계이다.
혼합 페이스트를 제조하는 단계(S220)는 전극 페이스트에 정전기 보호 물질을 혼합하여 혼합 페이스트를 형성하는 단계이다.
전극 페이스트는 전도성을 가지는 페이스트이다. 유동성을 가지는 전극 페이스트는 인쇄 및 경화 후 전극이 될 수 있다. 전극 페이스트는 니켈(Ni), 팔라듐(Pd) 또는 구리(Cu) 중 적어도 어느 하나를 포함할 수 있다.
정전기 보호 물질은, 정전기에 잘 견디는 특징을 가지는 물질로, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 어느 하나를 포함할 수 있다.
정전기 보호 물질은, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 등의 산화물을 포함할 수 있다.
예를 들어, 정전기 보호 물질은, 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 탄화규소(SiC) 등을 포함할 수 있다.
내부전극(120)을 형성하는 단계(S230)는, 유전체층(111) 상에 혼합 페이스트를 인쇄하여 내부전극(120)을 형성하는 단계이다.
적층체를 형성하는 단계(S240)는 복수의 유전체층(111)을 적층하여 적층체를 형성하는 단계이다.
적층체를 소결하는 단계(S250)는 적층체를 기설정된 고온에서 소성시키는 단계이다. 이 경우, 전극 페이스트의 성분과 정전기 보호 물질의 성분 간에 소결 개시 온도 차이가 발생하고, 소결이 먼저 일어나게 되는 전극 페이스트는 내부를 향하여 수축되고, 정전기 보호 물질은 내부전극(120)의 표면층에서 소결됨으로써 정전기로부터 내부전극(120)을 보호하는 정전기 보호층(130)을 형성하게 된다.
외부전극(140)을 형성하는 단계(S260)는, 소결된 적층체에 외부전극(140)을 인쇄하고, 전극을 소결시키는 단계이다. 외부전극(140)은 상술한 바와 같이, 내부전극(120)과 전기적으로 연결되는 전극으로 적층체의 표면 상에 형성된다.
이와 같은 방법에 의하면, 정전기 보호층(130)을 별도로 형성하는 단계가 생략될 수 있으며, 소결 개시 온도 차이에 의하여 자연스럽게 정전기 보호층(130)이 형성될 수 있으므로 공정이 단순해질 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 적층형 세라믹 캐패시터 제조 방법에 의하면, 내부전극과 인접하게 정전기 보호층이 형성됨으로써, 정전기에 강한 적층형 세라믹 캐패시터가 제공될 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
100: 적층형 세라믹 캐패시터
110: 세라믹체
111: 유전체층
112: 수용홈
113: 유전시트
120: 내부전극
121: 제1 내부전극
122: 제2 내부전극
130: 정전기 보호층
140: 외부전극
141: 제1 외부전극
142: 제2 외부전극

Claims (19)

  1. 복수의 유전체층이 적층된 세라믹체;
    상기 유전체층과 교대로 적층되도록 상기 유전체층 상면에 형성되는 복수의 내부전극;
    상기 내부전극과 전기적으로 연결되도록 상기 세라믹체 표면에 형성되는 외부전극; 및
    상기 외부전극으로 유입되는 정전기로부터 상기 내부전극을 보호하기 위하여, 상기 내부전극을 둘러싸도록 상기 내부전극 표면에 형성되는 정전기 보호층을 포함하고,
    상기 유전체층에는 수용홈이 형성되고,
    상기 내부전극 및 상기 정전기 보호층은 상기 수용홈 내에 형성되는 적층형 세라믹 캐패시터.
  2. 제1항에 있어서,
    상기 정전기 보호층은, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 정전기 보호층은, 상기 세라믹체의 하부에 더 집중적으로 형성되는 것을 특징으로 하는 적층형 세라믹 캐패시터.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 복수의 유전체층을 준비하는 단계;
    전극 페이스트에 정전기 보호 물질을 혼합하여 혼합 페이스트를 제조하는 단계;
    상기 유전체층 상에 상기 혼합 페이스트를 인쇄하여 내부전극을 형성하는 단계;
    상기 유전체층을 적층하여 적층체를 형성하는 단계; 및
    상기 정전기 보호 물질이 상기 내부전극의 표면층에 상기 내부전극을 정전기로부터 보호하는 정전기 보호층을 형성하도록, 상기 적층체를 소결하는 단계를 포함하고,
    상기 복수의 유전체층을 준비하는 단계는 상기 유전체층에 수용홈을 형성하는 단계를 포함하고,
    상기 내부전극을 형성하는 단계는 상기 수용홈에 상기 혼합 페이스트를 인쇄하는 단계를 포함하는 적층형 세라믹 캐패시터 제조 방법.
  18. 제17항에 있어서,
    상기 정전기 보호 물질은, 바륨(Ba), 티타늄(Ti), 칼슘(Ca), 아연(Zn), 망간(Mn), 란타넘(La), 스트론튬(Sr), 규소(Si), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 적층형 세라믹 캐패시터 제조 방법.
  19. 제17항에 있어서,
    상기 적층체를 소결하는 단계 이후에,
    상기 적층체 측면에 상기 내부전극과 전기적으로 연결되는 외부전극을 형성하는 단계를 더 포함하는 적층형 세라믹 캐패시터 제조 방법.
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