KR20190116164A - 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품

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KR20190116164A
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conductive
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정인경
신동휘
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삼성전기주식회사
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Abstract

본 발명의 일 실시예는 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부, 상기 용량 형성부의 제2 방향의 양면에 배치되는 마진부 및 상기 용량 형성부의 제3 방향의 양면에 배치되는 커버부를 포함하고, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 제5 면 및 제6 면 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며, 상기 제1 및 제2 외부 전극은 상기 세라믹 바디의 모서리에 배치되는 제1 및 제2 도전층 및 상기 제1 및 제2 도전층을 덮도록 배치되는 제1 및 제2 바탕전극을 각각 포함하고, 상기 세라믹 바디의 제2 방향 및 제3 방향의 단면의 면적을 A2라 하고, 상기 세라믹 바디의 제5 면 및 제6 면 상에 상기 제1 및 제2 도전층이 배치된 면적을 A1이라 할 때, 상기 A1/A2는 0.1 내지 0.3의 범위 내인 적층 세라믹 전자부품을 제공할 수 있다.

Description

적층 세라믹 전자부품{MULTI-LAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극 역시 박층화되고 있다.
상기 외부전극을 형성하기 위해 종래에는 통상 도전성 금속에 글라스 및 베이스 수지와 유기 용제 등을 혼합하여 외부전극 페이스트를 제조하고, 세라믹 본체의 양 단면에 상기 외부전극 페이스트를 도포한 후 상기 세라믹 본체를 소성하여 상기 외부전극 내 금속을 소결시킨다.
상기 외부전극 페이스트는 주재료로서 도전성 금속을 사용하여 칩 밀폐성 및 칩과의 전기적 연결성을 보장하고, 보조재료로서 글라스를 사용하여 상기 금속의 소결 수축시 빈공간을 채워줌과 동시에 외부전극과 칩의 결합력을 부여하는 역할을 한다.
그러나, 상기 적층 세라믹 전자부품이 소형화 및 대용량화됨에 따라 용량 확보를 위하여 내부전극의 적층수를 증가시키고, 이에 따라 상하 커버층의 두께를 감소시키는 설계가 보편적으로 적용된다.
이로 인하여, 외부전극 형성시 두께가 얇아지는 세라믹 본체의 코너부 부근까지 내부전극이 형성되어 있어 물리적, 화학적 충격에 쉽게 노출되는 문제가 있다.
특히, 상기 적층 세라믹 전자부품의 외부전극이 박층화됨에 따라 세라믹 본체의 코너부 부근의 외부전극의 두께는 더욱 얇아져서 코너 커버리지(corner coverage) 성능이 떨어지고 이로 인해 도금액이 침투하는 문제가 있다.
또한, 고용량 기종에 사용되는 외부전극의 경우 외부전극 소성시 열 충격을 감소시키고자 저온에서 소결이 가능한 재료를 사용하게 된다. 특히, 저온에서 연화가 되는 글라스의 경우 상대적으로 도금시 내산성에 취약한 특성을 가진다. 이러한 특징으로 인하여 외부전극 외부에 도금층을 형성할 경우 도금액 침투가 용이하며 이는 내습 신뢰성 저하에 따른 제품 품질 저하의 주요한 원인이 된다.
본 발명의 목적은 외부 전극의 코너 커버리지(corner coverage) 성능을 향상시켜 내습 침투 경로를 차단하여 내습 신뢰성을 개선할 수 있고, 외부 전극의 밴드부를 얇게 형성할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시예는 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부, 상기 용량 형성부의 제2 방향의 양면에 배치되는 마진부 및 상기 용량 형성부의 제3 방향의 양면에 배치되는 커버부를 포함하고, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 제5 면 및 제6 면 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며, 상기 제1 및 제2 외부 전극은 상기 세라믹 바디의 모서리에 배치되는 제1 및 제2 도전층 및 상기 제1 및 제2 도전층을 덮도록 배치되는 제1 및 제2 바탕전극을 각각 포함하고, 상기 세라믹 바디의 제2 방향 및 제3 방향의 단면의 면적을 A2라 하고, 상기 세라믹 바디의 제5 면 및 제6 면 상에 상기 제1 및 제2 도전층이 배치된 면적을 A1이라 할 때, 상기 A1/A2는 0.1 내지 0.3의 범위 내인 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 외부 전극의 코너 커버리지(corner coverage) 성능을 향상시킬 수 있는 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 다른 실시예에 따르면, 내습 신뢰성을 향상시킨 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 또 다른 실시예에 따르면, 내습 침투 경로를 차단하면서도 외부 전극의 밴드부를 얇게 형성할 수 있는 적층 세라믹 전자부품을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 세라믹 바디 상에 도전층에 배치된 구조를 개략적으로 나타내는 사시도이다.
도 3은 일 실시형태에 따른 적층 세라믹 전자부품의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 4는 도 1의 I-I' 단면도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 A 방향에서 바라본 도면이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 적층 세라믹 전자부품을 A 방향에서 바라본 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 10은 도 9의 II-II' 단면도이다.
도 11은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 B 방향에서 바라본 도면이다.
도 12는 본 발명의 다른 실시예에 따른 적층 세라믹 전자부품을 B 방향에서 바라본 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제3 방향(Z 방향)으로 적층되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 용량 형성부(αW, αT), 상기 용량 형성부의 제2 방향의 양면에 배치되는 마진부(d) 및 상기 용량 형성부의 제3 방향의 양면에 배치되는 커버부(c)를 포함하고, 제1 방향(X 방향)으로 대향하는 제5 및 제6 면(S5, S6), 제2 방향(Y 방향)으로 대향하는 제3 및 제4 면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제1 및 제2 면(S1, S2)을 포함하는 세라믹 바디(110); 및 상기 세라믹 바디(110)의 제5 면(S5) 및 제6 면(S6) 상에 각각 배치되는 제1 및 제2 외부 전극(131, 132);을 포함하며, 상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 모서리에 배치되는 제1 및 제2 도전층(131a, 132a) 및 상기 제1 및 제2 도전층(131a, 132a)을 덮도록 배치되는 제1 및 제2 바탕전극(131b, 132b)을 각각 포함할 수 있다.
상기 제1 및 제2 도전층(131a, 132a)이 각각 상기 세라믹 바디(110)의 모서리부에 배치되는 경우, 상기 상기 제1 및 제2 도전층(131a, 132a)은 외부로부터 내부 전극을 보호하는 기능을 수행할 수 있다.
적층 세라믹 전자부품의 소형화, 대용량화 및 용량 확보를 위해 내부전극의 적층수를 증가시키고 커버부의 두께를 감소시키는 구조를 적용할 수 있다. 이 경우, 외부전극 형성시 두께가 얇아지는 세라믹 바디의 모서리 부근까지 내부전극이 형성되어 있어 물리적, 화학적 충격에 쉽게 노출되는 문제가 있다.
특히, 상기 적층 세라믹 전자부품의 외부전극이 박층화됨에 따라 세라믹 바디의 모서리부 부근의 외부전극의 두께는 더욱 얇아져서 코너 커버리지(corner coverage) 성능이 떨어지고 이로 인해 도금액이 침투하는 문제가 있다. 또한, 외부전극에 글라스를 적용하는 경우 상대적으로 도금시 내산성에 취약한 특성을 가진다. 이러한 특징으로 인하여 외부전극에 도금층을 형성할 경우 도금액 침투가 용이하며 이는 내습 신뢰성 저하에 따른 제품 품질 저하의 원인이 될 수 있다. 본 발명에 따른 적층 세라믹 전자부품(100)은 세라믹 바디(110)의 모서리 상에 제1 및 제2 도전층(131a, 132a)을 각각 배치하여 도금액 침투 및/또는 수분 침투에 따른 내습 신뢰성 저하를 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 제2 방향(Y 방향) 및 제3 방향(Z 방향)의 단면의 면적(A2)에 대한, 상기 세라믹 바디(110)의 제5 면(S5) 또는 제6 면(S6) 상에 배치되는 상기 제1 또는 제2 도전층(131a, 132a)의 면적(A1)의 비율(A1/A2)은 0.1 내지 0.3의 범위를 만족할 수 있다.
상기 세라믹 바디(110)의 제2 방향(Y 방향) 및 제3 방향(Z 방향)의 단면의 면적(A2)은 세라믹 바디의 폭과 두께를 곱한 값일 수 있으며, 예를 들어 (d+αW+d) ×(c+αT+c)로 계산되는 값일 수 있다. 또한, 상기 세라믹 바디(110)의 제5 면(S5) 또는 제6 면(S6) 상에 배치되는 상기 제1 또는 제2 도전층(131a, 132a)의 면적(A1)은, 상기 제1 도전층(131a) 또는 제2 도전층(132a)이 상기 세라믹 바디(110)의 제5 면(S5) 또는 제6면(S6)을 가리고 있는 면적을 의미할 수 있으며, 상기 세라믹 바디(110)의 제5면(S5) 또는 제6면(S6) 상에만 존재하는 제1 도전층(131a) 또는 제2 도전층(132a)의 면적을 의미할 수 있다. 즉, 상기 세라믹 바디(110)의 제5 면(S5) 또는 제6 면(S6) 상에 배치되는 상기 제1 또는 제2 도전층(131a, 132a)의 면적(A1)은, 상기 세라믹 바디(110)의 제2 방향(Y 방향) 및 제3 방향(Z 방향)의 단면 상에 배치되는 제1 도전층(131a) 또는 제2 도전층(132a)의 면적을 의미할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 세라믹 바디(110)의 제2 방향(Y 방향) 및 제3 방향(Z 방향)의 단면의 면적(A2)에 대한, 상기 세라믹 바디(110)의 제5 면(S5) 또는 제6 면(S6) 상에 배치되는 상기 제1 또는 제2 도전층(131a, 132a)의 면적(A1)의 비율(A1/A2)이 전술한 범위를 만족하도록 하여, 우수한 코너 커버리지(corner coverage) 특성을 가질 수 있다.
본 발명의 일 실시예에서, 세라믹 바디(110)는 유전체층(111), 제1 및 제2 내부 전극(121, 122)을 포함하는 용량 형성부(αW, αT), 상기 용량 형성부(αW, αT)의 제2 방향(Y 방향)의 양면에 배치되는 마진부(d) 및 상기 용량 형성부(αW, αT)의 제3 방향(Z 방향)의 양면에 배치되는 커버부(c)를 포함할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 세라믹 바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2 면(S1, S2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(S3, S4), 제1 및 제2 면(S1, S2)과 연결되고 제3 및 제4 면(S3, S4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(S5, S6)을 가질 수 있다.
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 두께 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다.
상기 용량 형성부(αW, αT)는 유전체층(111) 및 내부 전극(121, 122)이 제3 방향으로 교대로 적층되어 있을 수 있다. 용량 형성부(αW, αT)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
또한, 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
본 발명의 적층 세라믹 전자부품은 복수의 내부 전극(121, 122)이 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
상기 제1 내부 전극(121)은 상기 세라믹 바디(110)의 상기 제1 방향(X 방향)의 일 면으로 노출될 수 있으며, 상기 제1 방향(X 방향)의 일 면으로 노출되는 부분이 제1 외부 전극(131)과 연결될 수 있다. 상기 제2 내부 전극(122)은 상기 세라믹 바디(110)의 상기 제1 방향(X 방향)의 타 면으로 노출될 수 있으며, 상기 제1 방향(X 방향)의 타 면으로 노출되는 부분이 제2 외부 전극(132)과 연결될 수 있다. 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명에 따른 적층 세라믹 전자부품은, 용량 형성부(αW, αT)의 제2 방향의 양면에 마진부(d)가 배치될 수 있다. 상기 마진부(d)는 상기 용량 형성부(αW, αT)의 제1 및 제3 방향(X 방향 및 Z 방향)과 수직인 제2 방향(Y 방향)의 양 면에 각각 배치될 수 있다. 상기 마진부(d)는 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(d)는 절연 물질로 이루어질 수 있으며, 티탄산바륨 등과 같은 세라믹 물질로 이루어질 수 있다. 이 경우, 마진부는 유전체층(111)에 포함된 것과 동일한 세라믹 물질을 포함하거나, 유전체층(111)과 동일한 물질로 이루어질 수 있다.
상기 마진부(d)를 형성하는 방법은 특별히 제한되지 않는다. 예를 들어, 용량 형성부(αW)에 포함되는 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여, 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진 영역을 형성하거나 또는 세라믹을 포함하는 슬러리를 도포하여 형성하거나, 유전체 시트를 용량 형성부(αW)의 제2 방향(Y 방향)의 양 면에 부착하여 형성될 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 커버부(c)를 포함할 수 있다. 상기 커버부(c)는 제1 및 제2 내부 전극(121, 122)의 최외곽에 배치될 수 있다. 상기 커버부(c)는 바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에 배치될 수 있다. 이때, 커버부(c)는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다. 상기 커버부(c)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 세라믹 바디의 제1 방향(X 방향)의 양면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 제1 외부 전극(131)은 제1 내부 전극(121)과 전기적으로 연결되며, 제2 외부 전극(132)은 제2 내부 전극(122)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 모서리에 배치되는 제1 및 제2 도전층(131a, 132a) 및 상기 제1 및 제2 도전층(131a, 132a)을 덮도록 배치되는 제1 및 제2 바탕전극(131b, 132b)을 각각 포함할 수 있다. 도 2는 세라믹 바디(110)에 제1 및 제2 도전층(131a, 132a) 만이 배치된 구조를 개략적으로 나타내는 사시도이다. 도 2를 참조하면, 제1 도전층(131a)은 세라믹 바디(110)의 제5면(S5)과, 제1 내지 제4면(S1 내지 S4)이 만나는 모서리에 배치될 수 있다. 또한, 제2 도전층(132a)은 세라믹 바디(110)의 제6면(S6)과, 제1 내지 제4면(S1 내지 S4)이 만나는 모서리에 배치될 수 있다.
본 발명의 일 예시에서, 제1 도전층(131a)은 세라믹 바디(110)의 제5면(S5) 및 상기 제5면(S5)과 접하여있는 제1면 내지 제4면(S1 내지 S4)에 연장되어 배치될 수 있다. 또한, 제2 도전층(132a)은 세라믹 바디(110)의 제6면(S6) 및 상기 제6면(S6)과 접하여있는 제1면 내지 제4면(S1 내지 S4)에 연장되어 배치될 수 있다. 도 2를 참조하면, 제1 도전층(131a)은 세라믹 바디(110)의 제5면(S5)의 모서리에 배치되며, 상기 세라믹 바디(110)의 제1면 내지 제4면(S1 내지 S4)으로 연장되어 배치될 수 있다. 그리고 제2 도전층(132a)은 세라믹 바디(110)의 제6면(S6)의 모서리에 배치되며, 상기 세라믹 바디(110)의 제1면 내지 제4면(S1 내지 S4)으로 연장되어 배치될 수 있다. 이와 같이 제1 및 제2 도전층(131a, 132a)이 적층 세라믹 전자부품(100)의 각 모서리를 덮도록 배치되는 경우, 적층 세라믹 전자부품(100)의 취약점인 각 모서리를 보완할 수 있다.
상기 예시와 같이 제1 도전층(131a) 및 제2 도전층(132a)이 세라믹 바디(110)의 제1면 내지 제4면(S1 내지 S4)으로 연장되어 배치되는 경우, 상기 제1 도전층(131a) 및 제2 도전층(132a)이 서로 너무 가까이 배치될 경우 부품의 쇼트가 발생할 수 있으므로, 상기 제1 도전층(131a) 및 제2 도전층(132a)은 서로 이격되어 배치될 수 있다. 제1 도전층(131a) 및 제2 도전층(132a)이 이격되는 거리는 특별히 제한되는 것은 아니며, 예를 들어 세라믹 바디(110)의 길이의 1/20 배 이상 1 배 미만의 거리를 두고 이격되어 있을 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 세라믹 바디(110)의 제5면(S5)에 배치되는 제1 도전층(131a)의 끝단은 제1 내부 전극(121)과 접하여 배치될 수 있다. 또한, 세라믹 바디(110)의 제6면(S6)에 배치되는 제2 도전층(132a)의 끝단은 제2 내부 전극(122)과 접하여 배치될 수 있다. 상기 제1 및 제2 도전층(131a, 132a)이 제1 내부 전극(121) 및 제2 내부 전극(122)과 각각 접하여 배치된다는 것은 상기 제1 도전층(131a)이 상기 제1 내부 전극(121)과 전기적으로 연결되고, 상기 제2 도전층(132a)이 상기 제2 내부 전극(122)과 전기적으로 연결된 구조를 의미할 수 있다. 이는 상기 제1 내부 전극(121) 중 세라믹 바디(110)의 제5면(S5)으로 노출되는 부분이 제1 도전층(131a)과 물리적으로 접하여 있는 것을 의미할 수 있으며, 상기 제2 내부 전극(122) 중 세라믹 바디(110)의 제6면(S6)으로 노출되는 부분이 제2 도전층(132a)과 물리적으로 접하여 있는 것을 의미할 수 있다.
도 4를 참조하면, 상기 실시형태에서, 제1 도전층(131a)은 용량 형성부(αT)의 범위 내에서 제1 내부 전극(121)과 접하도록 배치될 수 있다. 또한, 제2 도전층(132a)은 용량 형성부(αT)의 범위 내에서 제2 내부 전극(122)과 접하도록 배치될 수 있다. 적층 세라믹 전자부품(100)에 수분 등이 침투하는 경우, 적층 세라믹 전자부품(100)의 구조 상 용량 형성부(αT)와 커버부(c)의 사이가 가장 취약한 지점이 될 수 밖에 없다. 이는 유전체층(111)과 내부 전극(121, 122)의 소성 수축률의 차이 등으로 인하여 가장 외곽의 내부 전극(121, 122)과 커버층(c)이 만나는 지점이 기계적 강도가 가장 약한 지점이 되는 것에 기인한 것이다. 본 실시형태에 따른 적층 세라믹 전자부품(100)은, 제1 도전층(131a) 및 제2 도전층(132a)이 각각 제1 내부 전극(121) 및 제2 내부 전극(122)과 접하도록 배치되어 용량 형성부(αT)와 커버부(c)가 만나는 지점의 코너 커버리지(corner coverage)를 개선할 수 있으며, 이를 통해 내습 침투 경로를 사전에 차단할 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)의 제1 바탕전극(131b) 및 제2 바탕전극(132b)은 각각 제1 도전층(131a) 및 제2 도전층(132a)을 덮도록 배치될 수 있다. 본 명세서에서 바탕전극(131b, 132b)이 도전층(131a, 132a)을 덮도록 배치된다는 것은, 도전층(131a, 132a)이 외부로 노출되지 않도록 바탕전극(131b, 132b)이 배치된 것을 의미할 수 있으며, 제1 외부 전극(131) 및 제2 외부 전극(132)의 내부에 제1 도전층(131a) 및 제2 도전층(132a)이 각각 배치되어 외부에서 보았을 때 제1 바탕전극(131b) 및 제2 바탕전극(132b) 만이 보이는 구조를 의미할 수 있다.
본 발명의 일 실시예에서, 적층 세라믹 전자부품(100)의 세라믹 바디(110)의 제5면(S5)의 중심부는 제1 바탕전극(131b)과 접하여 있을 수 있고, 제6면(S6)의 중심부는 제2 바탕전극(132b)과 접하여 있을 수 있다. 세라믹 바디(110)의 제5면(S5)이 제1 바탕전극(131b)과 접하여 있다는 것은, 상기 세라믹 바디(110)의 제5면(S5)의 중심부에 제1 도전층(131a)이 배치되지 않은 구조를 의미할 수 있으며, 세라믹 바디(110)의 제6면(S6)이 제2 바탕전극(132b)과 접하여 있다는 것은, 상기 세라믹 바디(110)의 제6면(S6)의 중심부에 제2 도전층(132a)이 배치되지 않은 구조를 의미할 수 있다. 본 실시예의 경우, 제1 도전층(131a) 및 제2 도전층(132a)이 세라믹 바디(110)의 모서리에 배치되고, 상기 제1 도전층(131a)을 제1 바탕전극(131b)이 덮도록 배치되고, 상기 제2 도전층(132a)을 제2 바탕전극(132b)이 덮도록 배치되어 내습 신뢰성을 향상시키면서도 전기 전도성을 유지하여 적층 세라믹 전자부품의 성능을 유지할 수 있다.
도 5 내지 도 8은 도 1의 적층 세라믹 전자부품(100)을 A 방향에서 바라본 개략도이다. 도 5 및 도 6을 참조하면, 본 발명의 일 실시형태에서, 세라믹 바디(110)의 제1 방향(X 방향)에서 제1 및 제2 도전층(131a, 132a)이 형성되지 않은 제1 및 제2 바탕전극(131b, 132b)의 영역은 사각형 형상일 수 있다. 상기 제1 및 제2 도전층(131a, 132a)이 형성되지 않은 상기 제1 및 제2 바탕전극(131b, 132b)의 영역이 사각형 형상을 가지는 경우, 외부전극 코너 커버리지(corner coverage) 면적이 균일하여 도금액 침투 방지 효과가 보다 우수할 수 있다.
한편, 도 7 및 도 8을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품(100)에 있어서, 세라믹 바디(110)의 제1 방향(X 방향)에서 제1 및 제2 도전층(131a, 132a)이 형성되지 않은 제1 및 제2 바탕전극(131b, 132b)의 영역은 그 형상이 원형일 수 있다. 상기 제1 및 제2 도전층(131a, 132a)이 형성되지 않은 상기 제1 및 제2 바탕전극(131b, 132b)의 영역은 그 형상이 원형인 경우 내습 침투 경로를 더욱 줄임으로써 도금액 침투 방지 효과가 우수할 수 있다.
본 발명의 하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 도전층(131a), 제2 도전층(132a), 제1 바탕전극(131b) 및 제2 바탕전극(132b)은 동일한 도전성 금속을 포함할 수 있다. 본 예시와 같이 제1 도전층(131a), 제2 도전층(132a), 제1 바탕전극(131b) 및 제2 바탕전극(132b)은 동일한 도전성 금속을 포함하는 경우 도전층과 바탕전극 사이의 밀착성을 향상시킬 수 있어 외부 수분 등의 침투를 보다 효과적으로 방지할 수 있다.
본 발명의 다른 예시에서, 제1 도전층(131a), 제2 도전층(132a), 제1 바탕전극(131b) 및 제2 바탕전극(132b)은 도전성 금속을 포함하고, 상기 제1 및 제2 바탕전극(131b, 132b)에 포함되는 도전성 금속의 평균 입경은 상기 제1 및 제2 도전층(131a, 132a)에 포함되는 도전성 금속의 평균 입경 보다 클 수 있다. 상기 도전성 금속의 평균 입경은 D50 입경을 의미할 수 있으며, Shimadzu 사 SALD-7101 등의 입도 분석기를 이용하여 측정한 값일 수 있다. 상기 제1 및 제2 도전층(131a, 132a)에 포함되는 도전성 금속의 평균 입경이 상기 제1 및 제2 바탕전극(131b, 132b)에 포함되는 도전성 금속의 평균 입경에 비해 작은 크기를 가지는 경우, 세라믹 바디(110)의 모서리에 배치되는 제1 도전층(131a) 및 제2 도전층(132a)은 보다 치밀한 조직을 가짐으로써 보다 향상된 투습 방지 성능을 나타낼 수 있다. 또한 제1 및 제2 도전층(131a, 132a)과 제1 및 제2 바탕전극(131b, 132b) 간의 치밀도를 증가시켜 내습 신뢰성을 더욱 향상시킬 수 있다.
본 발명의 일 실시형태에서, 제1 도전층(131a), 제2 도전층(132a), 제1 바탕전극(131b) 및 제2 바탕전극(132b)은 구리(Cu)를 포함할 수 있다. 상기 제1 도전층(131a), 제2 도전층(132a), 제1 바탕전극(131b) 및 제2 바탕전극(132b)은 구리(Cu)를 가장 많이 함유할 수 있으나 이에 제한되는 것은 아니며, 예를 들어 니켈(Ni), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상의 물질과 글라스를 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 제1 도전층(131a), 제2 도전층(132a), 제1 바탕전극(131b) 및 제2 바탕전극(132b)의 형성 방법은 특별히 한정할 필요는 없으며, 예를 들어 도전성 금속 및 글라스를 포함하는 도전성 페이스트에 세라믹 바디를 딥핑하여 형성하거나, 상기 도전성 페이스트를 세라믹 바디의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하거나, 상기 도전성 페이스트를 세라믹 바디의 표면에 도포하거나 또는 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디 상에 전사하여 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 도전층(131a), 제2 도전층(132a), 제1 바탕전극(131b) 및 제2 바탕전극(132b)을 전술한 도전성 페이스트로 형성함으로써 충분한 전도성을 유지하면서도, 첨가한 글라스로 인하여 외부 전극의 치밀도를 높임으로써 도금액 및/또는 외부 수분의 침투를 효과적으로 억제할 수 있다.
상기 제1 도전층(131a), 제2 도전층(132a), 제1 바탕전극(131b) 및 제2 바탕전극(132b)에 포함되는 글라스 성분은 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 일 실시예에서, 본 발명에 따른 적층 세라믹 전자부품은 제1 바탕전극(231b) 상에 배치되는 제1 단자전극(231c) 및 제2 바탕전극(232b) 상에 배치되는 제2 단자전극(232c)을 포함할 수 있다. 도 9는 본 실시예에 따른 적층 세라믹 전자부품(200)을 개략적으로 나타낸 사시도이다. 도 9를 참조하면, 상기 제1 단자전극(231c) 및 제2 단자전극(232c)은 상기 제1 바탕전극(231b) 및 제2 바탕전극(232b)을 각각 덮도록 배치될 수 있다.
하나의 예시에서, 제1 및 제2 단자전극(231c, 232c)은 도금에 의해 형성될 수 있다. 상기 제1 및 제2 단자전극(231c, 232c)은 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 및 제2 단자전극(231c, 232c)은 니켈(Ni)을 가장 많이 함유할 수 있으나, 이에 한정되지 않으며 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti) 또는 납(Pb) 등의 단독 또는 이들의 합금을 포함할 수 있다. 상기 제1 및 제2 단자전극(231c, 232c)을 포함하여 기판과의 실장성, 구조적 신뢰성, 외부에 대한 내구도, 내열성 및/또는 등가직렬저항값(Equivalent Series Resistance, ESR)을 개선할 수 있다.
하기 표 1은 제1 및 제2 도전층의 적용 유무, 세라믹 바디의 단면의 면적 대비 제1 및 제2 도전층의 면적의 비율에 따른 세라믹 바디의 모서리의 외부 전극의 두께를 나타낸 것이다.
구분 도전층
배치 여부		 도전층 면적의
비율(%)		 모서리에 배치되는
외부 전극의 두께(μm)		 외부 전극의 두께(μm)
비교예1 ⅹ 0 7 290
실시예1 ○ 10 15 296
실시예2 20 22 299
실시예3 30 25 323
비교예2 40 26 380
표 1에서 나타나듯이, 제1 및 제2 도전층이 배치되지 않은 비교예 1에 비해, 실시예 1 내지 3은 모두 외부 전극의 두께에 큰 영향을 주지 않으면서도 모서리에 배치되는 외부 전극의 두께를 두껍게 형성할 수 있음을 확인할 수 있다. 또한, 도전층의 면적이 30%를 초과하는 경우 외부 전극의 전체 두께가 크게 상승하여 부품의 소형화가 어려운 결과를 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1, 제2 도전층
131b, 132b: 제1, 제2 바탕전극
131c, 132c: 제1, 제2 단자전극

Claims (11)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부,
    상기 용량 형성부의 제2 방향의 양면에 배치되는 마진부 및
    상기 용량 형성부의 제3 방향의 양면에 배치되는 커버부를 포함하고,
    제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 제5 면 및 제6 면 상에 각각 배치되는 제1 및 제2 외부 전극;을 포함하며,
    상기 제1 및 제2 외부 전극은 상기 세라믹 바디의 모서리에 배치되는 제1 및 제2 도전층 및 상기 제1 및 제2 도전층을 덮도록 배치되는 제1 및 제2 바탕전극을 각각 포함하고,
    상기 세라믹 바디의 제2 방향 및 제3 방향의 단면의 면적(A2)에 대한, 상기 세라믹 바디의 제5 면 또는 제6 면 상에 배치되는 상기 제1 또는 제2 도전층의 면적(A1)의 비율(A1/A2)은 0.1 내지 0.3의 범위 내인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 도전층은 상기 세라믹 바디의 제5면 및 상기 제5면과 접하여있는 제1면 내지 제4면에 연장되어 배치되고,
    상기 제2 도전층은 상기 세라믹 바디의 제6면 및 상기 제6면과 접하여있는 제1면 내지 제4면에 연장되어 배치되는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1면 내지 제4면 상에 각각 연장되어 배치되는 제1 및 제2 도전층은 서로 이격되어 배치되는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제5면 및 제6면 상에 각각 배치되는 제1 및 제2 도전층의 끝단은 상기 제1 내부 전극 또는 제2 내부 전극과 접하여 배치되는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 세라믹 바디의 제5면 및 제6면의 중심부는 상기 제1 및 제2 바탕전극과 각각 접하여 있는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 세라믹 바디의 제1 방향에서 상기 제1 및 제2 도전층이 형성되지 않은 상기 제1 및 제2 바탕전극의 영역은 사각형 형상인 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 세라믹 바디의 제1 방향에서 상기 제1 및 제2 도전층이 형성되지 않은 상기 제1 및 제2 바탕전극의 영역은 원형 형상인 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 제1 도전층, 제2 도전층, 제1 바탕전극 및 제2 바탕전극은 동일한 도전성 금속을 포함하는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 제1 도전층, 제2 도전층, 제1 바탕전극 및 제2 바탕전극은 도전성 금속을 포함하고,
    상기 제1 및 제2 바탕전극에 포함되는 도전성 금속의 평균 입경은 상기 제1 및 제2 도전층에 포함되는 도전성 금속의 평균 입경 보다 큰 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 제1 도전층, 제2 도전층, 제1 바탕전극 및 제2 바탕전극은 구리를 포함하는 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 제1 및 제2 바탕전극을 덮도록 배치되는 제1 및 제2 단자전극을 추가로 포함하는 적층 세라믹 전자부품.
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